C9530
PCIX I / O系统时钟发生器，带有EMI
控制功能
特点
专用时钟缓冲器的电源引脚，可降低噪音，
串扰和抖动
输入时钟为25 MHz的频率33.3兆赫
输出的XINx1 ， XINx2 ， XINx3和XINx4频率
输出分组，每组5个时钟两家银行
一个REF XIN时钟输出
单个时钟的SMBus时钟控制接口
禁用和SSCG控制和单独回
频率选择
输出时钟的占空比为50 ％（± 5％）
银行内输出时钟之间< 250 ps的偏移
输出抖动< 250皮秒（ 175皮秒所有输出的
同频）
为减少电磁扩频功能
干扰（EMI）的
OE引脚输出整个银行的使能控制和
可测性
48引脚SSOP和TSSOP封装
表1.测试模式逻辑表
[1]
输入引脚
OEA
OEB
高
高
高
高
低
SA1
SB1
低
低
高
高
X
SA0
SB0
低
高
低
高
X
输出引脚
CLKA
CLKB
XIN
2 * XIN
3 * XIN
4 * XIN
三态
REF
XIN
XIN
XIN
XIN
三态
框图
引脚配置
REF
VDD
XIN
XOUT
VSS
SA0
SA1
VSS
CLKA0
CLKA1
VDDA
CLKA2
VSS
VDDA
CLKA3
CLKA4
VSS
。一个好的＃
VSS
IA0
IA1
IA2
AVDD
OEA
1
2
3
4
5
6
7
8
9
10
48
47
46
45
44
43
42
41
40
39
SDATA
SCLK
VDD
VSS
VDD
SB0
SB1
VSS
CLKB0
CLKB1
VDDB
CLKB2
VSS
VDDB
CLKB3
CLKB4
VSS
BGOOD ＃
AVDD
AVDD
VSS
SSCG ＃
VSS
OEB
。一个好的＃
SSCG ＃
SSCG
逻辑
/N
1
0
CLKA0
CLKA1
CLKA2
CLKA3
CLKA4
OEA
CLKB0
CLKB1
CLKB2
CLKB3
CLKB4
OEB
BGOOD ＃
REF
XIN
XOUT
0
C9530
11
12
13
14
15
16
17
18
19
20
21
22
23
24
38
37
36
35
34
33
32
31
30
29
28
27
26
25
SDATA
SCLK
IA （0： 2）
SA(0,1)
SB(0,1)
/N
I
2
C
控制
逻辑
1
注意：
1， A和B银行有独立的频率选择和输出使能控制。 XIN是对设备的XIN引脚的时钟频率。 OEA和OEB将三态
REF 。
赛普拉斯半导体公司
文件编号： 38-07033牧师* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2005年10月31日
C9530
引脚说明
[3]
针
[2]
3
4
1
24*
25*
18
31
6*, 7*
名字
XIN
XOUT
REF
OEA
OEB
。一个好的＃
BGOOD ＃
SA(0,1)
PWR
[4]
VDDA
VDDA
VDD
VDD
VDD
VDD
VDD
VDD
I / O
I
O
O
I
I
O
O
I
描述
水晶缓冲输入引脚。
连接晶振或外部时钟源。供应
作为输入时钟TCLK ，在测试模式。
水晶缓冲输出引脚。
只连接到一个结晶。当灿振荡器用于
还是在测试模式下，该引脚保持悬空。
信号的缓冲输出反相应用于新，
通常是33.33或25.0兆赫
输出使能时钟银行A.
导致CLKA输出时钟是在
当被驱动到逻辑低电平的三态状态。
输出使能时钟银行B.
导致CLKB输出时钟是在
当被驱动到逻辑低电平的三态状态。
当该输出信号是逻辑低电平，则表示该
的输出时钟
银行被锁定到输入参考时钟。
这个输出进行锁存。
当该输出信号为逻辑低电平，则表示该
输出时钟
对B组被锁定到输入参考时钟。
这个输出进行锁存。
时钟银行A选择位。
这些控制时钟频率，这将是本
对缓冲区的银行的输出。看
表1
频率编码和选择
值。
时钟B银行选择位。
这些控制时钟频率，这将是本
在缓冲器中的B组的输出。看
表1
频率编码和选择
值。
SMBus的地址选择输入引脚。
SEE
表3
SMBus的地址表。
使得扩频时钟调制时处于逻辑低电平，见
传播
频谱时钟
第6页。
数据的内部SMBus的电路。
时钟为内部SMBus的电路。
43*, 42*
SB(0,1)
VDD
I
20*, 21*, 22*
27*
48
47
11, 14
38, 35
2, 44, 46
23, 29, 30
9, 10, 12, 15,
16
IA （0： 2）
SSCG ＃
SDATA
SCLK
VDDA
VDDB
VDD
AVDD
VDD
VDD
VDD
VDD
–
–
–
–
I
I
I / O
I
PWR
常见的3.3V电源引脚为A银行的PCI时钟信号CLKA 。
PWR
常见的3.3V电源引脚为B组PCI时钟CLKB 。
PWR
电源内部的核心逻辑。
PWR
电源内部模拟电路。
该电源应单独有一个
去耦电流源VDD 。
O
O
五XINx1 ， XINx2 ， XINx3和XINx4输出时钟的银行。
五XINx1 ， XINx2 ， XINx3和XINx4输出时钟的银行。
CLKA （0： 4） VDDA
40 ， 39 ， 37 ， 34 ， CLKB （ 0 ： 4 ） VDDB
33
5, 8, 13, 17,
19, 26, 28, 32,
36, 41, 45
VSS
–
PWR
接地引脚的器件。
注意事项：
带*号结尾2.引脚编号表示它们包含设备内部上拉电阻，这将确保它们被检测为逻辑1 ，如果没有外部电路是
连接到它们。
3.旁路电容（ 0.1
F)
应放置在尽可能靠近每个V
DD
引脚。如果这些旁路电容不能靠近引脚的高频
滤波特性将被跟踪的引线电感被取消。
4. PWR =电源连接， I =输入， O =输出和I / O =引脚（S ）的输入和输出功能。
文件编号： 38-07033牧师* C
第11 2
C9530
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
在上电时初始化为它们的默认设置，并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是
所需。
表2块读取和块写入协议
块写入协议
位
1
2:8
9
10
11:18
19
20:27
28
29:36
37
38:45
46
....
....
....
....
....
....
开始
从地址 - 7位
写= 0
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
字节数 - 8位
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节2 - 8位
感谢来自SLAVE
......................
数据字节（ N-1） - 8位
感谢来自SLAVE
数据字节N - 8位
感谢来自SLAVE
停止
描述
数据协议
时钟驱动器的串行协议接受块写操作
系统蒸发散从控制器。该字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。在C9530并不支持块读
功能。
块写入协议中概述
表2中。
地址
列于
表3中。
表3的SMBus地址选择表
该装置的SMBus的地址
DE
DC
DA
D8
D6
D4
D0
D2
IA0 BIT （引脚10 ）
0
1
0
1
0
1
0
1
IA1 BIT （引脚11 ）
0
0
1
1
0
0
1
1
IA2 BIT （引脚12 ）
0
0
0
0
1
1
1
1
串口控制寄存器
字节0 ：功能选择寄存器
位
7
6
5
4
3
2
@Pup
1
0
1
0
0
0
名字
TESTEN
SSEN
SSSEL
S1
S0
测试模式使能。
1 =正常运行， 0 =测试模式
扩频调制控制位（有效的，只有当该寄存器的第0设置为
0 ） 0 =关， 1 =开
SSCG传播的宽度选择。 1 = 0.5％ ，0 = 1.0％见
表4
下面的说明
SB1银行MSB频率控制位（有效的，只有当该寄存器的第0设置为0 ）
SB0银行LSB频率控制位（有效的，只有当该寄存器的第0设置为0 ）
SA1银行MSB频率控制位（有效的，只有当该寄存器的第0设置为0 ）
描述
文件编号： 38-07033牧师* C
第11 3
C9530
字节0 ：功能选择寄存器
（续）
位
1
0
@Pup
0
1
HWSEL
名字
描述
SA0银行LSB频率控制位（有效的，只有当该寄存器的第0设置为0 ）
硬件/ SMBus的频率控制。 1 =硬件（引脚6 ， 7 ， 42 ， 43 ，27 ） = 0的SMBus
字节0位1-4 ， & 6
表4.澄清表字节0 ，第5位
字节0 ，位6
0
0
1
1
表5.测试表
输出
测试功能时钟
频率
CLKA
XIN/6
CLKB
XIN/4
REF
XIN
字节0 ，位5
0
1
0
1
从XIN频率产生
传播@ -1.0 ％
传播@ -0.5 ％
描述
从第二个PLL产生的频率
字节1 ：银行与REF时钟控制寄存器
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
REFEN
名字
版权所有
版权所有
REF输出使能
0 =禁用， 1 =启用
CLKA4输出使能
0 =禁用， 1 =启用
CLKA3输出使能
0 =禁用， 1 =启用
CLKA2输出使能
0 =禁用， 1 =启用
CLKA1输出使能
0 =禁用， 1 =启用
CLKA0输出使能
0 =禁用， 1 =启用
描述
字节2 ： PCI注册
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
18
19
22
23
24
名字
版权所有
版权所有
版权所有
CLKB4输出使能
0 =禁用， 1 =启用
CLKB3输出使能
0 =禁用， 1 =启用
CLKB2输出使能
0 =禁用， 1 =启用
CLKB1输出使能
0 =禁用， 1 =启用
CLKB0输出使能
0 =禁用， 1 =启用
描述
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第11 4
C9530
表6.建议晶振参数
参数
F
o
T
C
T
S
T
A
经营模式
C
XTAL
R
ESR
负载电容
有效串联电阻（ ESR）的
频率
公差
SEE
注5
稳定性（T
A
-10至+ 60℃）
注5
老化（第一年@ 25℃）
注5
并联谐振，
注5
晶振的额定负载。
注5
注6
描述
条件
民
33.0
–
–
–
–
–
–
典型值。
33.33
–
–
–
–
20
40
马克斯。
33.5
±100
±100
5
–
–
–
pF
欧
单位
兆赫
PPM
PPM
PPM
内部晶体振荡器
该设备将在两个输入参考时钟组态工作
口粮。在最简单的模式33.33 MHz的根本切
并联谐振晶体附着在XIN和XOUT引脚。
在第二模式中一个33.33兆赫的输入参考时钟是
驱动上的IN时钟从外部源。在这个应用程序
阳离子XOUT引脚必须保留断开。
输出时钟频率控制
所有的输出时钟的选择由它们的频率
的S0和S1的控制位的逻辑状态。这些源
控制信号通过SMBus的寄存器字节0位确定
0在初始上电时该位被设置为逻辑1状态，因此
频率的选择是由逻辑电平控制的
本设备的S上（0,1）的引脚。如果应用程序不
使用SMBus接口则硬件频率选择
S（ 0,1）必须被使用。如果期望，以控制输出时钟
使用SMBus接口，那么该位（ B0b0 ）首先必须设置
到低状态。完成此操作后，设备将使用内容
内部的SMBus寄存器字节0位3和4的控制
输出时钟的频率。
下面的公式和示意可以用于理解
站立并计算晶体无论是装载规范
外观设计或额外的分立负载电容的
必须被用来提供正确的载荷，以一公知的负载在额定
水晶
输出时钟三态控制
所有的银行A（ CLKA ）和B组（ CLKB ）时钟可
通过将自己的相关OE放置在一个三态条件
销（OEA和OEB ）到逻辑低状态。这种过渡
并从一个状态和活动状态是一个完全的异步
事件和时钟毛刺的过渡过程中可能出现
状态。该功能的目的是作为一个板级测试
功能。当被使能输出时钟和
在活跃的环境中的SMBus控制寄存器禁用
位是优选的机构，以控制在这些信号
有秩序的和可预测的方式。
C
L
=
其中：
C
XTAL
C
XINFTG
C
XOUTFTG
C
XINPCB
C
XINDISC
(C
XINPCB
+ C
XINFTG
+ C
XINDISC
)
x
(C
XOUTPCB
) + C
XOUTFTG
) + C
XOUTDISC
)
(C
XINPCB
+ C
XINFTG
+ C
XINDISC
)
+
(C
XOUTPCB
) + C
XOUTFTG
) + C
XOUTDISC
)
=晶体的额定载荷。
=时钟发生器XIN引脚有效设备内部电容到地。
=时钟发生器XOUT引脚有效设备内部电容到地。
=有效对地电容的晶体器件的PCB走线的。
=被放置在XIN引脚和地之间的任何离散电容。
C
XOUTPCB
=有效对地电容的晶体器件的PCB走线的。
C
XOUTDISC
=被放置在XIN引脚和地之间的任何离散电容。
注意事项：
5.为了获得最佳性能，并从该装置准确的频率，则建议，但不是强制性的选择晶体达到或超过这些specifi-
阳离子。
6.值越大，可能会导致该设备表现出振荡的启动问题。
文件编号： 38-07033牧师* C
第11个5
QQ：2881677436 复制
