【16 K / 8 K / 4 KB × 16的MoBL ADM异步双端口静态RAM16 K / 8 】,IC型号CYDMX064A16-90BVXI,CYDMX064A16-90BVXI PDF资料,CYDMX064A16-90BVXI经销商,ic,电子元器件-51电子网

16 K / 8 K / 4 KB × 16的MoBL ADM

异步双端口静态RAM

16 K / 8 K / 4 KB × 16的MoBL

ADM异步双端口静态RAM

CYDMX256A16 ， CYDMX256B16

CYDMX128A16 ， CYDMX128B16

CYDMX064A16 ， CYDMX064B16

特点

■

真正的双端口存储器模块，允许同时进行

独立访问

用专门的时间复用的地址和数据的一个端口

（ ADM ）接口

一个端口可配置为标准SRAM或时间复用

地址和数据接口

16 K / 8 K / 4 KB × 16内存配置

高速接入

65纳秒或90纳秒ADM接口

40纳秒或60纳秒标准SRAM接口

完全异步操作

端口独立的1.8 V ， 2.5 V和3.0 V的IO

超低运行功率

主动：我

= 15 mA（典型值），在90纳秒

主动：我

= 25 mA（典型值），在65纳秒

待机：我

SB3

= 2

（典型值）

端口独立的电源关闭

芯片上的仲裁逻辑

邮箱中断的端口到端口的通信

输入读取和输出驱动寄存器

高字节和低字节控制

小型封装： 6 ×6毫米， 100球无铅BGA

工业温度范围

■

框图

SFEN ＃

IRR / ODR

IRR1 - IRR0 [注2 ]

ODR4-ODR0

I/OL15-I/OL8

I/OL7-I/OL0

ADV ＃1

UB ＃1

LB ＃1

Mux'ed

地址/

数据

I / O控制

DataL<15..0>

双端口

存储阵列

16K / 8K / 4K ×16

DataR<15..0>

AddrL<13..0>

AddrR<13..0>

Mux'ed

地址/

数据

I / O控制

I/OR15-I/OR8

I/OR7-I/OR0

ADV ＃

瑞银

LB ＃

A13 -A0 [注1 ]

地址

解码

地址

解码

MSEL

CS ＃1

OE ＃1

WE ＃1

BUSY ＃1

INT ＃1

控制逻辑

CS ＃

OE ＃

WE＃

BUSY ＃

INT ＃

笔记

1. A13 -A0的CYDMX256A16和CYDMX256B16 ; A12 -A0的CYDMX128A16和CYDMX128B16 ;和A11 -A0的CYDMX064A16和CYDMX064B16 。

2. IRR1和IRR2不适用于CYDMX256A16和CYDMX256B16 。

赛普拉斯半导体公司

文件编号： 001-08090修订版* G

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2011年5月2日

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CYDMX256A16 ， CYDMX256B16

CYDMX128A16 ， CYDMX128B16

CYDMX064A16 ， CYDMX064B16

引脚配置................................................ ........... 3

引脚定义................................................ .................. 4

功能说明................................................ 4 .....

电源................................................ .............. 4

ADM接口的读或写操作..................... 4

标准SRAM接口读或写操作... 5

字节选择操作............................................... 5 ..

片选操作............................................... 5 ..

输出使能操作............................................. 5

邮箱中断................................................ 5 ........

仲裁逻辑................................................ .......... 5

输入读取寄存器............................................... 5 .....

输出驱动寄存器............................................... 5 ...

建筑................................................. ..................... 6

最大额定值................................................ ............. 8

经营范围................................................ ............... 8

对于VCC电气特性= 1.8 V ...................... 8

电气特性VCC = 2.5 V .................... 10

电气特性为3.0 V ............................... 11

电容................................................. ................... 11

开关特性VCC = 1.8 V ................... 12

开关波形................................................ .... 15

订购信息................................................ ...... 21

订购代码定义......................................... 21

包图................................................ ............ 22

与缩略语................................................. ....................... 23

文档约定................................................ 23

计量单位............................................... ........ 23

文档历史记录页............................................... 24 ..

销售，解决方案和法律信息...................... 25

全球销售和设计支持....................... 25

产品................................................. ................... 25

的PSoC解决方案................................................ ......... 25

文件编号： 001-08090修订版* G

第25 2

[+ ]反馈

CYDMX256A16 ， CYDMX256B16

CYDMX128A16 ， CYDMX128B16

CYDMX064A16 ， CYDMX064B16

销刀豆网络gurations

图1. 100球节距为0.5mm的BGA （顶视图）

ODR4

VSS

A11

瑞银

VSS

CE＃

LB ＃

A10

VSS

VCC

OE ＃1

CE ＃1

VCC

ADV ＃1

ADV ＃

WE＃

IRR1

[3]

A12

[4]

VSS

I/OL3

I/OL1

VSS

WE ＃1

I/OR15

OE ＃

I/OR14

I/OR13

I/OR4

I/OR3

I/OL11

VDDIOL

I/OL4

I/OL0

I/OR12

VDDIOR

I/OR11

I/OR8

VDDIOR

I/OR0

I/OL12

MSEL

I/OL6

I/OL2

I/OR10

I/OR9

I/OR7

I/OR5

I/OR1

VSS

I/OR6

VSS

ODR2 BUSY ＃ - [R INT ＃

DNU

ODR1

DNU

ODR3

BUSY ＃1

DNU

INT ＃1

DNU

LB ＃1

IRR0

[5]

UB ＃1

I/O2R

VSS

SFEN ＃

ODR0

DNU

I / OL15 VDDIOL

I/OL14

DNU

I/OL8

I/OL5

I/OL13

I/OL10

I/OL9

I/OL7

笔记

3.此引脚为A13的CYDMX256A16和CYDMX256B16 。

4.该引脚为DNU的CYDMX064A16和CYDMX064B16 。

5.该引脚为DNU的CYDMX256A16和CYDMX256B16 。

6. DNU销“不使用”的引脚。无迹或电源组件可以连接到这些引脚。

文件编号： 001-08090修订版* G

第25 3

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CYDMX256A16 ， CYDMX256B16

CYDMX128A16 ， CYDMX128B16

CYDMX064A16 ， CYDMX064B16

引脚德网络nitions

左侧端口

CS ＃1

WE ＃1

OE ＃1

正确的端口

CS ＃

WE＃

OE ＃

A0–A13

MSEL

IOL0–IOL15

ADV ＃1

UB ＃1

LB ＃1

INT ＃1

BUSY ＃1

SFEN ＃

IRR0-IRR1

IOR0–IOR15

ADV ＃

瑞银

LB ＃

INT ＃

BUSY ＃

芯片选择

读/写使能

OUTPUT ENABLE

地址（ A0 -A11的4K设备; A0 - A12为8K器件; A0 - A13为16K器件）

正确的端口接口模式选择（ 0：标准SRAM ; 1 ：地址/数据复用）

地址/数据总线输入/输出

地址锁存使能; ADV ＃ - [R只能使用在R-端口在ADM模式

高字节选择（ IO8 - IO15 ）

低字节选择（ IO0 - IO7 ）

中断标志

忙标志

特殊功能使能信号

输入信号为输入读取寄存器的CYDMX128A16 ， CYDMX128B16 ，

CYDMX064A16和CYDMX064B16 ;

IRR0是DNU和IRR1是A13的CYDMX256A16和CYDMX256B16 。

输出信号的输出驱动寄存器;这些都是开放的倒掉输出。

核心供电

地

左侧端口IO电源

正确的端口IO电源

无连接;不要连接跟踪或电源组件，这些引脚。

独立的IO电压。这是由什么决定的

连接至V

DDIOL

和V

DDIOR

销。支持IO

标准是1.8 V和2.5 V LVCMOS和3.0 V LVTTL 。

描述

ODR0-ODR4

VCC

GND

VDDIOL

VDDIOR

DNU

功能说明

该CYDMX256A16 ， CYDMX128A16 ， CYDMX064A16 ，

CYDMX256B16 ， CYDMX128B16和CYDMX064B16低

功耗CMOS 16K / 8K / 4K × 16双口静态RAM 。两

端口：一个专用的时间复用的地址和数据

（ADM）的接口和一个可配置标准SRAM或ADM

界面。这两个端口允许独立的，异步读

和写入访问任何内存位置。每个端口都有

独立的控制引脚：片选（ CS ＃），写使能

（ WE＃）和输出使能（ OE ＃）。设置两个输出标志

每个端口（ BUSY ＃和INT ＃）。 BUSY ＃标志时触发

端口正在试图访问相同的内存位置

通过另一端口被存取。中断标志位（ INT ＃）

允许通过的装置的端口或系统之间的通信

一个邮箱。断电功能独立于控制

每个端口由一个片选（ CS ＃）引脚。

该CYDMX256A16 ， CYDMX128A16 ， CYDMX064A16 ，

CYDMX256B16 ， CYDMX128B16和CYDMX064B16是

100球0.5毫米间距球栅阵列可用（ BGA ）

包。应用领域包括处理器间和

多处理器设计，通讯状态缓冲，

双端口视频和图形存储器。

ADM接口的读或写操作

这种描述是同时适用于左霉素端口和右

端口配置为ADM端口。

三个控制信号， ADV ＃， WE＃，和CS ＃被用于执行

在读操作和写操作。地址信号首先加到

到IO总线，以及CS ＃为低。该地址是加载

从IO总线响应于所述地址的上升沿

锁存使能（ ADV ＃）信号。满足安装有必要

AVDS

）和保持（T

AVDH

在AC规格，定）次

有效的地址信息来正确地锁存地址。

后的地址信号被锁存在，一个读操作是

发行时WE＃居高不下。 IO总线变成高阻

当地址信号满足吨

AVDH

。读出的数据被驱动上

IO总线吨

后OE ＃为低电平时，并一直保持到

HZOE

或T

HZCS

后OE ＃或CS ＃，上升沿为准

是第一位的。

当WE＃为低电平时发出的写操作。该

写数据被施加到所述IO总线地址符合后右

HOLD时间（t

AVDH

）。和写数据被写入与上升沿

任WE＃或CS ＃，以先到者为准，并满足数据

设置（T

）和保持（T

）倍。

电源

核心电压（V

）可以是1.8伏， 2.5伏，或3.0V，只要

它是低于或等于IO电压。每个端口上运行

文件编号： 001-08090修订版* G

第25 4

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CYDMX256A16 ， CYDMX256B16

CYDMX128A16 ， CYDMX128B16

CYDMX064A16 ， CYDMX064B16

标准SRAM接口读或写操作

这种描述也适用于配置的合适的进入端口

作为标准配置的SRAM接口。阅读和写操作

标准SRAM接口的配置是一样的阿霉素

除了地址的端口都在一个总线上。操作

通过CS ＃， OE ＃和WE＃控制。发出的读操作

当WE＃被置为高电平。发出写操作时，

WE＃为低电平。 IO总线作为目标读出的数据

且当在发出源进行写入数据的读操作。

然而，写入的数据必须被驱动到IO时，写

发出操作。

复位时，店主读取其自己的邮箱中的内容。

写入到该邮箱的邮件用户自定义。

每个端口读取另一个端口的邮箱，无需重新设置

中断。忙碌信号的有效状态（一个端口）可以防止

该端口从中断设置为获胜端口。另外，在

活跃繁忙的一个端口可以防止端口读取自己的

邮箱和复位中断它。

上电时，这两个中断默认设置。初始化

程序必须运行复位中断。

如果应用程序不需要消息传递，不

连接中断引脚连接到处理器的中断请求

输入引脚。

字节选择操作

基本字长为16位。每个字被打破

成2个8位字节。每个端口有两个活跃的低字节使能：

UB ＃和LB ＃。激活或停用字节使能涂改

的读取和写入操作的端口的结果。在写，

字节使能置为高电平抑制相应的字节是

在寻址的存储位置更新。在读，无论是

字节使能输入到异步输出使能

控制逻辑。当一个字节使能置为高电平时，

相应的数据字节是三态的。随后，当

字节使能为低电平时，相应的数据字节

驱动与所读取的数据。

仲裁逻辑

该CYDMX256A16 ， CYDMX128A16 ， CYDMX064A16 ，

CYDMX256B16 ， CYDMX128B16和CYDMX064B16提供

芯片上的仲裁来解决同时存储位置

访问（碰撞）。如果两个端口“ CS ＃信号被置1，

地址匹配时对方的忙逻辑阻止 - 内

矿山的端口访问。如果T

被侵犯，这两个中的一个

端口增益权限的位置，但它是不可预测的

该端口获取权限。 BUSY ＃是断言吨

BLA

经过

地址匹配或T

BLC

后CS ＃被拉低。

芯片选择操作

每个端口具有一个低电平有效的芯片选择信号CS＃。 CS ＃必须

被拉低的端口被认为是积极的。发行

一个有效的读或写操作时，片选输入必须是

在整个读或写周期低电平。当CS ＃为

写在拉高高，如果T

WRL

, t

SD ，

和T

得不到满足，

被寻址单元的内容不被改变。

通过取消激活控制的自动断电功能

片选（ CS ＃高）允许片上电路，每个端口的

进入一个极低的待机功耗模式。

输入读寄存器

输入读寄存器（ IRR ）功能仅适用于

CYDMX128A16 ， CYDMX128B16 ， CYDMX064A16和

CYDMX064B16设备。当SFEN ＃ = V

，内部收益率捕获

连接到输入2的外部设备读取的状态

销（ IRR0和IRR1 ）来解决地址0x0000 。地址

0×0000是没有可用的标准存储器访问时

SFEN ＃ = V

IL 。

当SFEN ＃ = V

，地址为0x0000可用

正常的内存访问。任何一个端口访问的内容

的内部收益率从地址为0x0000正常的读操作。中

从IRR读取， IO<1 ： 0>顷有效位， IO<15 ： 2>顷

不在乎。内部收益率的输入是1.8 V和2.5 V LVCMOS或3.0 V

LVTTL的，这取决于芯电压电源（V

OUTPUT ENABLE操作

每个端口具有一个输出使能信号， OE＃。当OE ＃为

置为高电平， IO总线为三态吨后

HZOE

。当OE ＃为

置为低电平， IO总线的控制权，假定由

异步输出使能逻辑（逻辑是由控制

输入WE＃， CS ＃， UB ＃和LB ＃）。

输出驱动器注册

的输出驱动寄存器（ ODR）确定到的状态

通过提供一个路径， V五个外部二进制状态的设备

为

外部电路。这些输出为开漏。五

外

器件

操作

不同

电压

(1.5 V

DDIO

3.5 Ⅴ），但组合的电流不能超过

40毫安（8 mA（最大值）为每个外部设备）。状态

在ODR位采用标准的写访问设置任

端口，以解决0x0001的一个“1”对应于'0'

对应于关闭。读了的ODR位的状态

正常的读访问地址0×0001 。当SFEN ＃ = V

中，

ODR是活动的，地址0×0001是没有可用的存储器

访问。当SFEN ＃ = V

，在ODR处于非活动状态和地址

0×0001是用于标准访问。在读取和写入

到ODR ， IO<4 ： 0>顷有效， IO<15 ： 5>顷不在乎。

邮箱中断

上面的两个存储位置用于消息传递。

最高的存储器位置（ 0xFFF的为CYDMX064A16和

CYDMX064B16 ， 0x1FFF了对CYDMX128A16和CYDMX128B16 ，

及到0x3FFF为CYDMX256A16和CYDMX256B16 ）是

邮箱正确的端口。第二高的存储位置

（ 0xFFE的CYDMX064A16和CYDMX064B16 ， 0x1FFE的

CYDMX128A16和CYDMX128B16 ，并为0x3FFE

CYDMX256A16和CYDMX256B16 ）是邮箱用于左

端口。当一个端口写入口对面的邮箱中，

产生中断信号，以相反的端口。中断

文件编号： 001-08090修订版* G

第25 5

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