CYDM064B16 ， CYDM128B16 ， CYDM256B16
1.8V 4K / 8K / 16K ×16和8K / 16K ×8的MoBL
双口静态RAM
特点
■
■
■
真正的双端口存储器单元，允许同时访问
相同的内存位置
4 ， 8或16K ×16组织
超低运行功率
主动： ICC = 15 mA（典型值），在55纳秒
待机：我
SB3
= 2
μA
（典型值）
占地面积小：可在一个6×6毫米100引脚无铅VFBGA
端口独立的1.8V ， 2.5V ， 3.0V和的IO
全异步操作
自动断电
引脚选择主机或从机
■
■
■
■
■
■
■
可扩展数据总线为32位，主机或从机片选
使用多个设备时
芯片上的仲裁逻辑
信号灯包括允许软件握手
端口之间
输入读取寄存器和输出驱动寄存器
INT标志的端口到端口的通信
单独的上层字节和低字节控制
工业温度范围
■
■
■
■
■
选择指南V
CC
= 1.8V
参数
端口的IO电压（ P1-P2 ）
最大访问时间
典型工作电流
典型待机电流为我
SB1
典型待机电流为我
SB3
CYDM256B16 ， CYDM128B16 ， CYDM064B16
(-55)
1.8V -1.8V
55
15
2
2
单位
V
ns
mA
μA
μA
选择指南V
CC
= 2.5V
参数
端口的IO电压（ P1-P2 ）
最大访问时间
典型工作电流
典型待机电流为我
SB1
典型待机电流为我
SB3
CYDM256B16 ， CYDM128B16 ， CYDM064B16
(-55)
2.5V-2.5V
55
28
6
4
单位
V
ns
mA
μA
μA
选择指南V
CC
= 3.0V
参数
端口的IO电压（ P1-P2 ）
最大访问时间
典型工作电流
典型待机电流为我
SB1
典型待机电流为我
SB3
CYDM256B16 ， CYDM128B16 ， CYDM064B16
(-55)
3.0V-3.0V
55
42
7
6
单位
V
ns
mA
μA
μA
赛普拉斯半导体公司
文件编号： 001-00217修订版* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年7月31日
[+ ]反馈
CYDM064B16 ， CYDM128B16 ， CYDM256B16
逻辑框图
[1, 2]
的IO [15：0 ]
L
UB
L
LB
L
IO
控制
的IO [15：0 ]
R
UB
R
IO
控制
LB
R
16K ×16
双端口阵列
地址译码
地址译码
A[13:0]
L
CE
L
OE
L
读/写
L
SEM
L
忙
L
打断
仲裁
SEMAPHORE
A [13:0]
R
CE
R
OE
R
读/写
R
SEM
R
忙
R
INT
L
邮箱
INT
R
M / S
CE
L
OE
L
读/写
L
IRR
0
，内部收益率
1
输入读
注册和
输出驱动器
注册
CE
R
OE
R
读/写
R
ODR
0
- ODR
4
SFEN
笔记
1. A
0
–A
11
对于4K设备;一
0
–A
12
为8K器件;一
0
–A
13
为16K器件。
2. BUSY是在主模式下的输出和输入从机模式。
文件编号： 001-00217修订版* F
分页： 24 2
[+ ]反馈
CYDM064B16 ， CYDM128B16 ， CYDM256B16
引脚配置
图1.球图 - 100球节距为0.5mm的BGA （顶视图）
[3, 4, 5, 6, 7]
CYDM064B16 ， CYDM128B16 ， CYDM256B16
1
A
B
C
D
E
F
G
H
J
K
A
5R
A
3R
A
0R
2
A
8R
A
4R
A
1R
3
A
11R
A
7R
A
2R
4
UB
R
A
9R
A
6R
5
V
SS
CE
R
LB
R
A
10R
V
SS
V
CC
OE
L
CE
L
V
CC
SEM
L
5
6
SEM
R
读/写
R
7
IO
15R
OE
R
8
IO
12R
V
DDIOR
IO
11R
IO
8R
V
DDIOR
IO
0R
IO
12L
9
IO
10R
IO
9R
IO
7R
IO
5R
IO
1R
10
V
SS
IO
6R
V
SS
IO
2R
V
SS
A
B
C
D
E
F
G
H
J
K
IRR1
[6]
IO
14R
A
12R[3]
IO
13R
V
SS
V
SS
IO
3L
IO
1L
V
SS
读/写
L
6
IO
4R
IO
3R
IO
11L
ODR4 ODR2忙
R
INT
R
V
SS
M / S
ODR3
INT
L
A
1L
A
12L[3]
LB
L
IRR0
[5]
UB
L
4
SFEN ODR1忙
L
ODR0
A
0L
A
3L
A
6L
1
A
2L
A
4L
A
7L
A
8L
2
A
5L
A
9L
A
10L
A
11L
3
IO
15L
V
DDIOL
IO
14L
NC
[7]
IO
8L
IO
5L
9
IO
13L
IO
10L
IO
9L
IO
7L
10
V
DDIOL
NC
[7]
IO
4L
IO
0L
7
IO
6L
IO
2L
8
笔记
3. A12L和A12R是NC引脚CYDM064B16 。
不支持的CYDM256B16设备4 IRR功能。
5，此引脚A13L的CYDM256B16设备。
6.该引脚为A13R的CYDM256B16设备。
7.请将此引脚悬空。无迹或电源组件，可以连接到该管脚。
文件编号： 001-00217修订版* F
第24 3
[+ ]反馈
CYDM064B16 ， CYDM128B16 ， CYDM256B16
表1.引脚定义 - 100球节距为0.5mm的BGA （ CYDM064B16 ， CYDM128B16 ， CYDM256B16 ）
左侧端口
CE
L
读/写
L
OE
L
A
0L
–A
13L
IO
0L
= 10
15L
SEM
L
UB
L
LB
L
INT
L
忙
L
正确的端口
CE
R
读/写
R
OE
R
A
0R
–A
13R
IO
0R
= 10
15R
SEM
R
UB
R
LB
R
INT
R
忙
R
IRR0 ， IRR1
ODR0-ODR4
SFEN
M / S
V
CC
GND
V
DDIOL
V
DDIOR
NC
芯片使能
读或写使能
OUTPUT ENABLE
地址（A
0
–A
11
对于4K设备;一
0
–A
12
为8K器件;一
0
–A
13
对于16K器件）
数据总线输入或输出的X16设备
信号灯启用
高字节选择（ IO
8
= 10
15
)
低字节选择（ IO
0
= 10
7
)
中断标志
忙标志
输入中读取注册CYDM064B16和CYDM128B16
A13L和A13R的CYDM256B16 。
输出驱动寄存器。这些输出为开漏。
特殊功能启用
主机或从机选择
核心动力
地
左侧端口IO电压
正确的端口IO电压
无连接。离开这个引脚悬空。
描述
文件编号： 001-00217修订版* F
第24 4
[+ ]反馈
CYDM064B16 ， CYDM128B16 ， CYDM256B16
功能说明
该CYDM256B16 ， CYDM128B16和CYDM064B16低
功耗CMOS 4K ， 8K ， 16K ×16的双口静态RAM 。仲裁
方案包括在设备处理的情况时，
多个处理器访问同一块数据。两个端口
被提供，其允许为独立的，异步访问
读取和写入到任意位置在存储器中。该设备可以是
作为独立的16位双端口静态RAM或多个
设备可以被组合以用作一个32位或者更宽
主/从双口静态RAM 。在M / S引脚提供了一种用于
实施无32位或者更宽存储器的应用程序
需要单独的主设备和从设备或附加
离散逻辑。应用领域包括处理器间或者多
处理器设计，通讯状态缓冲，
双端口的视频或图形内存。
每个端口都有独立的控制引脚：芯片使能（ CE ） ，读
或写使能（R / W）和输出使能（ OE ） 。两个标志
提供每个端口（ BUSY和INT ）上。忙指示
端口正试图访问相同的位置，目前正在
通过其他端口进行访问。中断标志位（ INT ）许可证
通过邮件箱端口或系统之间的通信。
通过这些信号被用来传递一个标志或记号，从一个端口
给对方，以指示的共享资源是在使用中。该
信号的逻辑由八个共享锁存器。只有一面
能控制锁存器（信号量）在任何时间。的控制
信号指示的共享资源是在使用中。一
自动断电功能独立于控制
每个端口由一个芯片使能（ CE）引脚。
该CYDM256B16 ， CYDM128B16 ， CYDM064B16可用
100球节距为0.5mm球栅阵列（ BGA ）封装。
读操作
当读取装置，用户必须断言两者OE和
CE引脚。数据可用吨
ACE
CE或T后
美国能源部
之后， OE是
断言。如果用户希望访问一个信号量标志，则
扫描电镜脚必须断言，而不是CE引脚， OE必须
也被认定。
中断
上面的两个存储单元可以用于讯息
路过。最高的存储器位置（ FFF为
CYDM064B16 ， 1FFF为CYDM128B16 ， 3FFF的
CYDM256B16 ）的邮箱正确的端口和
第二高的存储器位置（FFE为CYDM064B16 ，
1FFE为CYDM128B16 ， 3FFE为CYDM256B16 ）是
邮箱用于左端口。当一个端口写入到另一个端口的
邮箱，会产生一个中断给业主。中断是
复位时的所有者读取邮箱中的内容。该
消息是用户定义的。
每个端口可以读取其他端口的邮箱，无需重新设置
中断。忙碌信号的有效状态（一个端口）可以防止
该端口从中断设置为获胜端口。另外，在
活跃繁忙的一个端口可以防止端口读取自己的
邮箱的，因此，复位中断它。
如果应用程序不需要消息传递，不
连接中断引脚连接到处理器的中断请求
输入引脚。上电时，初始化程序必须运行和
中断两个端口必须被理解为重置它们。
中断的运作及其与繁忙的互动
在总结
表3
第7页。
忙
该CYDM256B16 ， CYDM128B16和CYDM064B16提供
芯片上的仲裁来解决同时存储位置
访问（争） 。如果这两个端口的CE断言和
地址匹配时T内
PS
相互的，繁忙的逻辑
确定哪个端口访问。如果T
PS
被侵犯，一港
绝对收益权限的位置。然而，该端口
获取此权限是无法预测的。 BUSY是断言吨
BLA
在地址匹配后或T
BLC
经过CE为低电平。
电源
核心电压（V
CC
）可以是1.8V，2.5V ，或3.0V ，只要它
低于或等于IO电压。
每个端口可独立IO电压下工作。这是
通过什么连接至V确定
DDIOL
和V
DDIOR
销。
支持的IO标准是1.8V或2.5V LVCMOS和3.0V
LVTTL 。
写操作
数据必须被设置为T的时间
SD
上升沿之前
R / W ，以保证有效的写操作。写操作控制
由任一的R / W引脚（见
图5
第18页）或CE引脚
（见
图6
第18页） 。对于noncontention所需的输入
操作总结在
表2
第7页。
如果一个位置被一个端口，另一端口被写入到
试图读取该位置，一个端口到端口延迟流穿
必须发生之前的数据被读出的输出。否则，该
数据读取不确定性。数据将在端口吨有效
DDD
后
的数据被呈现在其他端口上。
主/从
在M / S引脚被提供，通过配置来扩展字宽
该设备为主机或从机。的BUSY输出
主站连接到从繁忙的输入。这使得
该设备没有外部接口的主设备
组件。写从器件必须被延迟，直到后
在BUSY输入已解决（T
BLC
或T
BLA
） 。否则，从
芯片可以在一个争用情况开始写周期。当
连接到高电平时， M / S引脚允许器件被用作一个主
并且，作为其结果，占线线是输出。 BUSY然后可以
用于仲裁结果发送给一个奴隶。
文件编号： 001-00217修订版* F
第24个5
[+ ]反馈
CYDM064B16 ， CYDM128B16 ， CYDM256B16
1.8V 4K / 8K / 16K ×16和8K / 16K ×8的MoBL
双口静态RAM
特点
■
■
■
真正的双端口存储器单元，允许同时访问
相同的内存位置
4 ， 8或16K ×16组织
超低运行功率
主动： ICC = 15 mA（典型值），在55纳秒
待机：我
SB3
= 2
μA
（典型值）
占地面积小：可在一个6×6毫米100引脚无铅VFBGA
端口独立的1.8V ， 2.5V ， 3.0V和的IO
全异步操作
自动断电
引脚选择主机或从机
■
■
■
■
■
■
■
可扩展数据总线为32位，主机或从机片选
使用多个设备时
芯片上的仲裁逻辑
信号灯包括允许软件握手
端口之间
输入读取寄存器和输出驱动寄存器
INT标志的端口到端口的通信
单独的上层字节和低字节控制
工业温度范围
■
■
■
■
■
选择指南V
CC
= 1.8V
参数
端口的IO电压（ P1-P2 ）
最大访问时间
典型工作电流
典型待机电流为我
SB1
典型待机电流为我
SB3
CYDM256B16 ， CYDM128B16 ， CYDM064B16
(-55)
1.8V -1.8V
55
15
2
2
单位
V
ns
mA
μA
μA
选择指南V
CC
= 2.5V
参数
端口的IO电压（ P1-P2 ）
最大访问时间
典型工作电流
典型待机电流为我
SB1
典型待机电流为我
SB3
CYDM256B16 ， CYDM128B16 ， CYDM064B16
(-55)
2.5V-2.5V
55
28
6
4
单位
V
ns
mA
μA
μA
选择指南V
CC
= 3.0V
参数
端口的IO电压（ P1-P2 ）
最大访问时间
典型工作电流
典型待机电流为我
SB1
典型待机电流为我
SB3
CYDM256B16 ， CYDM128B16 ， CYDM064B16
(-55)
3.0V-3.0V
55
42
7
6
单位
V
ns
mA
μA
μA
赛普拉斯半导体公司
文件编号： 001-00217修订版* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年7月31日
[+ ]反馈
CYDM064B16 ， CYDM128B16 ， CYDM256B16
逻辑框图
[1, 2]
的IO [15：0 ]
L
UB
L
LB
L
IO
控制
的IO [15：0 ]
R
UB
R
IO
控制
LB
R
16K ×16
双端口阵列
地址译码
地址译码
A[13:0]
L
CE
L
OE
L
读/写
L
SEM
L
忙
L
打断
仲裁
SEMAPHORE
A [13:0]
R
CE
R
OE
R
读/写
R
SEM
R
忙
R
INT
L
邮箱
INT
R
M / S
CE
L
OE
L
读/写
L
IRR
0
，内部收益率
1
输入读
注册和
输出驱动器
注册
CE
R
OE
R
读/写
R
ODR
0
- ODR
4
SFEN
笔记
1. A
0
–A
11
对于4K设备;一
0
–A
12
为8K器件;一
0
–A
13
为16K器件。
2. BUSY是在主模式下的输出和输入从机模式。
文件编号： 001-00217修订版* F
分页： 24 2
[+ ]反馈
CYDM064B16 ， CYDM128B16 ， CYDM256B16
引脚配置
图1.球图 - 100球节距为0.5mm的BGA （顶视图）
[3, 4, 5, 6, 7]
CYDM064B16 ， CYDM128B16 ， CYDM256B16
1
A
B
C
D
E
F
G
H
J
K
A
5R
A
3R
A
0R
2
A
8R
A
4R
A
1R
3
A
11R
A
7R
A
2R
4
UB
R
A
9R
A
6R
5
V
SS
CE
R
LB
R
A
10R
V
SS
V
CC
OE
L
CE
L
V
CC
SEM
L
5
6
SEM
R
读/写
R
7
IO
15R
OE
R
8
IO
12R
V
DDIOR
IO
11R
IO
8R
V
DDIOR
IO
0R
IO
12L
9
IO
10R
IO
9R
IO
7R
IO
5R
IO
1R
10
V
SS
IO
6R
V
SS
IO
2R
V
SS
A
B
C
D
E
F
G
H
J
K
IRR1
[6]
IO
14R
A
12R[3]
IO
13R
V
SS
V
SS
IO
3L
IO
1L
V
SS
读/写
L
6
IO
4R
IO
3R
IO
11L
ODR4 ODR2忙
R
INT
R
V
SS
M / S
ODR3
INT
L
A
1L
A
12L[3]
LB
L
IRR0
[5]
UB
L
4
SFEN ODR1忙
L
ODR0
A
0L
A
3L
A
6L
1
A
2L
A
4L
A
7L
A
8L
2
A
5L
A
9L
A
10L
A
11L
3
IO
15L
V
DDIOL
IO
14L
NC
[7]
IO
8L
IO
5L
9
IO
13L
IO
10L
IO
9L
IO
7L
10
V
DDIOL
NC
[7]
IO
4L
IO
0L
7
IO
6L
IO
2L
8
笔记
3. A12L和A12R是NC引脚CYDM064B16 。
不支持的CYDM256B16设备4 IRR功能。
5，此引脚A13L的CYDM256B16设备。
6.该引脚为A13R的CYDM256B16设备。
7.请将此引脚悬空。无迹或电源组件，可以连接到该管脚。
文件编号： 001-00217修订版* F
第24 3
[+ ]反馈
CYDM064B16 ， CYDM128B16 ， CYDM256B16
表1.引脚定义 - 100球节距为0.5mm的BGA （ CYDM064B16 ， CYDM128B16 ， CYDM256B16 ）
左侧端口
CE
L
读/写
L
OE
L
A
0L
–A
13L
IO
0L
= 10
15L
SEM
L
UB
L
LB
L
INT
L
忙
L
正确的端口
CE
R
读/写
R
OE
R
A
0R
–A
13R
IO
0R
= 10
15R
SEM
R
UB
R
LB
R
INT
R
忙
R
IRR0 ， IRR1
ODR0-ODR4
SFEN
M / S
V
CC
GND
V
DDIOL
V
DDIOR
NC
芯片使能
读或写使能
OUTPUT ENABLE
地址（A
0
–A
11
对于4K设备;一
0
–A
12
为8K器件;一
0
–A
13
对于16K器件）
数据总线输入或输出的X16设备
信号灯启用
高字节选择（ IO
8
= 10
15
)
低字节选择（ IO
0
= 10
7
)
中断标志
忙标志
输入中读取注册CYDM064B16和CYDM128B16
A13L和A13R的CYDM256B16 。
输出驱动寄存器。这些输出为开漏。
特殊功能启用
主机或从机选择
核心动力
地
左侧端口IO电压
正确的端口IO电压
无连接。离开这个引脚悬空。
描述
文件编号： 001-00217修订版* F
第24 4
[+ ]反馈
CYDM064B16 ， CYDM128B16 ， CYDM256B16
功能说明
该CYDM256B16 ， CYDM128B16和CYDM064B16低
功耗CMOS 4K ， 8K ， 16K ×16的双口静态RAM 。仲裁
方案包括在设备处理的情况时，
多个处理器访问同一块数据。两个端口
被提供，其允许为独立的，异步访问
读取和写入到任意位置在存储器中。该设备可以是
作为独立的16位双端口静态RAM或多个
设备可以被组合以用作一个32位或者更宽
主/从双口静态RAM 。在M / S引脚提供了一种用于
实施无32位或者更宽存储器的应用程序
需要单独的主设备和从设备或附加
离散逻辑。应用领域包括处理器间或者多
处理器设计，通讯状态缓冲，
双端口的视频或图形内存。
每个端口都有独立的控制引脚：芯片使能（ CE ） ，读
或写使能（R / W）和输出使能（ OE ） 。两个标志
提供每个端口（ BUSY和INT ）上。忙指示
端口正试图访问相同的位置，目前正在
通过其他端口进行访问。中断标志位（ INT ）许可证
通过邮件箱端口或系统之间的通信。
通过这些信号被用来传递一个标志或记号，从一个端口
给对方，以指示的共享资源是在使用中。该
信号的逻辑由八个共享锁存器。只有一面
能控制锁存器（信号量）在任何时间。的控制
信号指示的共享资源是在使用中。一
自动断电功能独立于控制
每个端口由一个芯片使能（ CE）引脚。
该CYDM256B16 ， CYDM128B16 ， CYDM064B16可用
100球节距为0.5mm球栅阵列（ BGA ）封装。
读操作
当读取装置，用户必须断言两者OE和
CE引脚。数据可用吨
ACE
CE或T后
美国能源部
之后， OE是
断言。如果用户希望访问一个信号量标志，则
扫描电镜脚必须断言，而不是CE引脚， OE必须
也被认定。
中断
上面的两个存储单元可以用于讯息
路过。最高的存储器位置（ FFF为
CYDM064B16 ， 1FFF为CYDM128B16 ， 3FFF的
CYDM256B16 ）的邮箱正确的端口和
第二高的存储器位置（FFE为CYDM064B16 ，
1FFE为CYDM128B16 ， 3FFE为CYDM256B16 ）是
邮箱用于左端口。当一个端口写入到另一个端口的
邮箱，会产生一个中断给业主。中断是
复位时的所有者读取邮箱中的内容。该
消息是用户定义的。
每个端口可以读取其他端口的邮箱，无需重新设置
中断。忙碌信号的有效状态（一个端口）可以防止
该端口从中断设置为获胜端口。另外，在
活跃繁忙的一个端口可以防止端口读取自己的
邮箱的，因此，复位中断它。
如果应用程序不需要消息传递，不
连接中断引脚连接到处理器的中断请求
输入引脚。上电时，初始化程序必须运行和
中断两个端口必须被理解为重置它们。
中断的运作及其与繁忙的互动
在总结
表3
第7页。
忙
该CYDM256B16 ， CYDM128B16和CYDM064B16提供
芯片上的仲裁来解决同时存储位置
访问（争） 。如果这两个端口的CE断言和
地址匹配时T内
PS
相互的，繁忙的逻辑
确定哪个端口访问。如果T
PS
被侵犯，一港
绝对收益权限的位置。然而，该端口
获取此权限是无法预测的。 BUSY是断言吨
BLA
在地址匹配后或T
BLC
经过CE为低电平。
电源
核心电压（V
CC
）可以是1.8V，2.5V ，或3.0V ，只要它
低于或等于IO电压。
每个端口可独立IO电压下工作。这是
通过什么连接至V确定
DDIOL
和V
DDIOR
销。
支持的IO标准是1.8V或2.5V LVCMOS和3.0V
LVTTL 。
写操作
数据必须被设置为T的时间
SD
上升沿之前
R / W ，以保证有效的写操作。写操作控制
由任一的R / W引脚（见
图5
第18页）或CE引脚
（见
图6
第18页） 。对于noncontention所需的输入
操作总结在
表2
第7页。
如果一个位置被一个端口，另一端口被写入到
试图读取该位置，一个端口到端口延迟流穿
必须发生之前的数据被读出的输出。否则，该
数据读取不确定性。数据将在端口吨有效
DDD
后
的数据被呈现在其他端口上。
主/从
在M / S引脚被提供，通过配置来扩展字宽
该设备为主机或从机。的BUSY输出
主站连接到从繁忙的输入。这使得
该设备没有外部接口的主设备
组件。写从器件必须被延迟，直到后
在BUSY输入已解决（T
BLC
或T
BLA
） 。否则，从
芯片可以在一个争用情况开始写周期。当
连接到高电平时， M / S引脚允许器件被用作一个主
并且，作为其结果，占线线是输出。 BUSY然后可以
用于仲裁结果发送给一个奴隶。
文件编号： 001-00217修订版* F
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