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位置：首页 > IC型号导航 > 首字符C型号页 > 首字符C的型号第946页 > CYD18S72V-100BBXI
CYD04S72V
CYD09S72V
CYD18S72V
FLEx72 3.3V 64K / 128K / 256K X 72
同步双端口RAM
特点
真正的双端口存储器单元允许同时
相同的内存位置的访问
同步流水线操作
家庭4兆位， 9 - Mb和18兆位器件
流水线式输出模式，可实现快速操作
0.18微米CMOS最佳的速度和力量
高速时钟的数据访问
3.3V低功耗
- 主动低至225毫安（典型值）
- 待机低至55 mA（一般）
邮箱功能，消息传递
全球主复位
独立的字节使能上的两个端口
商业和工业温度范围
IEEE 1149.1兼容的JTAG边界扫描
484球FBGA （ 1毫米间距）
无铅包装可用
围绕控制计数器包
- 内部屏蔽寄存器控制计数器环绕式
- 反中断标志位来表示回绕
- 内存块重传操作
在地址线反回读
在地址线屏蔽寄存器回读
双芯片使两个端口，便于深度
扩张
无缝迁移到下一代双端口
家庭
功能说明
该FLEx72系列包括4兆位， 9 Mbit与18 Mbit的
流水线，同步，真正的双端口静态RAM是
高速，低功耗的3.3V CMOS 。提供两个端口，
允许独立的，同时访问任何位置
在存储器中。通过多写入到相同的位置的结果
比在同一时间有一个端口是不确定的。对注册
控制，地址和数据线的允许最小的建立和
保持时间。
在读取操作期间，数据被登记为下降
周期时间。每个端口包含在输入了一阵柜台
地址寄存器。经过外部装载计数器，具有
初始地址，计数器将递增地址间
应受（更多详情后） 。内部写脉冲宽度是
独立的R / W输入信号的持续时间。该
内部写脉冲是自定时的，以允许尽可能短的
周期时间。
在CE0高或低的CE1上一个时钟周期意志力
向下的内部电路，以降低静电力
消费。一个周期芯片使断言是必需的
重新激活该输出。
其他功能还包括：突发柜台内的回读
在地址线的地址值，反掩码寄存器
控制计数器环绕，计数器中断（ CNTINT ）
标志上的地址线屏蔽寄存器值回读，
重发功能，中断标志信息传递，
为JTAG边界扫描和异步主复位
（ MRST ） 。
该CYD18S72V设备具有有限的功能。请参阅
“柜台地址和掩码寄存器操作
[17]
= ON
第6页“了解详细信息。
无缝迁移到下一代双端口系列
赛普拉斯提供了一个迁移路径的所有设备的
在双端口家族与下一代设备
兼容的足迹。请联系赛普拉斯销售更多的
详细信息。
表1.产品选择指南
密度
产品型号
马克斯。速度（MHz ）
马克斯。存取时间的时钟数据（纳秒）
典型工作电流（mA ）
包
4-Mbit
（ 64K X 72 ）
CYD04S72V
167
4.0
225
484球FBGA
23毫米X 23毫米
9-Mbit
（ 128K X 72 ）
CYD09S72V
167
4.0
270
484球FBGA
23毫米X 23毫米
18-Mbit
（ 256K X 72 ）
CYD18S72V
133
5.0
410
484球FBGA
23毫米X 23毫米
赛普拉斯半导体公司
文件编号： 38-06069牧师* I
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年5月2日
[+ ]反馈
CYD04S72V
CYD09S72V
CYD18S72V
逻辑框图
[1]
FTSEL
L
PORTST [1 ：0]的
L
配置块
配置块
PORTST [1 ：0]的
R
FTSEL
R
DQ [71 ：0]的
L
BE [7 ：0]的
L
CE0
L
CE1
L
OE
L
读/写
L
IO
控制
IO
控制
DQ [71 ：0]的
R
BE [7 ：0]的
R
CE0
R
CE1
R
OE
R
读/写
R
双口阵列
忙
L
A [17:0]
L
CNT / MSK
L
ADS
L
CNTEN
L
CNTRST
L
RET
L
CNTINT
L
C
L
WRP
L
仲裁逻辑
忙
R
A [17:0]
R
CNT / MSK
R
ADS
R
CNTEN
R
CNTRST
R
RET
R
CNTINT
R
C
R
WRP
R
地址&
计数器逻辑
地址&
计数器逻辑
邮箱
INT
L
INT
R
JTAG
TRST
TMS
TDI
TDO
TCK
准备
L
LowSPD
L
RESET
逻辑
MRST
准备
R
LowSPD
R
注意：
1. CYD04S72V有16位地址， CYD09S72V有17个地址位和CYD18S72V有18位。
文件编号： 38-06069牧师* I
第25 2
[+ ]反馈
CYD04S72V
CYD09S72V
CYD18S72V
引脚配置
484球BGA
顶视图
CYD04S72V/CYD09S72V/CYD18S72V
1
A
NC
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
NC
DQ61L DQ59L DQ57L DQ54L DQ51L DQ48L DQ45L DQ42L DQ39L DQ36L DQ36R DQ39R DQ42R DQ45R DQ48R DQ51R DQ54R DQ57R DQ59R DQ61R
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
Y
AA
AB
DQ63L DQ62L DQ60L DQ58L DQ55L DQ52L DQ49L DQ46L DQ43L DQ40L DQ37L DQ37R DQ40R DQ43R DQ46R DQ49R DQ52R DQ55R DQ58R DQ60R DQ62R DQ63R
DQ65L DQ64L
DQ67L DQ66L
VSS
VSS
VSS
VSS
DQ56L DQ53L DQ50L DQ47L DQ44L DQ41L DQ38L DQ38R DQ41R DQ44R DQ47R DQ50R DQ53R DQ56R
VSS NC
[2, 5]
NC
[2, 5]
VSS LOWSP PORTS NC
[2, 5]
BUSYL CNTINT PORTS
[2, 5]
DL
[2,4]
TD0L
L
TD1L
[2,4]
[10]
[2, 4]
VSS
VSS
VSS
VSS
DQ64R DQ65R
DQ66R DQ67R
NC
NC
[2, 5]
NC
[2, 5]
VSS
DQ69L DQ68L VDDIO
L
VSS
VSS
VDDIO VDDIO VDDIO VDDIOL VDDIOL VTTL
L
L
L
VTTL
VTTL
VDDIO VDDIO VDDIO VDDIO
R
R
R
R
NC
VSS
VDDIO DQ68R DQ69R
R
DQ71L DQ70L CE1L
[8]
CE0L
[9]
VDDIO VDDIO VDDIO VDDIO VDDIOL VCORE VCORE VCORE VCORE VDDIO VDDIO VDDIO VDDIO VDDIO CE0R CE1R
[8]
DQ70R DQ71R
[9]
L
L
L
L
R
R
R
R
R
A0L
A2L
A4L
A6L
A8L
A10L
A12L
A14L
A16L
[6]
A1L
A3L
A5L
A7L
A9L
A11L
RETL
[2,
BE4L VDDIO VDDIO VREFL
3]
[2, 4]
L
L
WRPL
[2
BE5L VDDIO VDDIO
,3]
L
L
READY BE6L VDDIO VDDIO
L
[2, 5]
L
L
NC
[2,5]
BE7L
CL
VSS
OEL
BE3L
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VREFR VDDIO VDDIO BE4R RETR
[2,
A1R
[2, 4]
3]
R
R
VSS
VSS
VDDIO VDDIO BE5R WRPR
[
2,3]
R
R
VDDIO VDDIO BE6R就绪
R
R
R
[2, 5]
A3R
A5R
A7R
A9R
A11R
A13R
A0R
A2R
A4R
A6R
A8R
A10R
A12R
A14R
A16R
[6]
VTTL VCORE VSS
VTTL VCORE VSS
VTTL VCORE VSS
VSS VCORE VDDIO BE7R NC
[2,5]
R
VSS VCORE VTTL
VSS VCORE VTTL
VSS VCORE VTTL
VSS
VSS
OER
BE3R
CR
VSS
A13L ADSL
[9]
BE2L VDDIO VCORE VSS
L
A15L CNT / M BE1L VDDIO VDDIO
SKL
[8]
L
L
A17L CNTEN BE0L VDDIO VDDIO
[7]
L
L
L
[9]
BE2R ADSR
[9]
VSS
VSS
VDDIO VDDIO BE1R CNT / M A15R
R
R
SKR
[8]
VDDIO VDDIO BE0R CNTEN A17R
[7]
R
R
R
[9]
A18L
[2,5]
NC
CNTRS INTL
TL
[8]
VDDIO VDDIO VREFL
[2, 4]
L
L
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VREFR VDDIO VDDIO INTR CNTRS
[2, 4]
R
R
TR
[8]
NC
A18R
[2,5]
DQ35L DQ34L R / WL
REVL VDDIO VDDIO VDDIO VDDIO VDDIOL VCORE VCORE VCORE VCORE VDDIO VDDIO VDDIO VDDIO VDDIO REVR
[2,
R / WR DQ34R DQ35R
[2,4]
4]
L
L
L
L
R
R
R
R
R
NC
VDDIO VDDIO VDDIO VDDIOL VTTL
L
L
VTTL
VTTL VDDIO VDDIO VDDIO VDDIO VDDIO TRST
[2,
VDDIO FTSEL DQ32R DQ33R
5]
R
R
R
R
R
R
R
[2,3]
TDI
TDO DQ30R DQ31R
DQ33L DQ32L FTSELL VDDIO
[2,3]
L
DQ31L DQ30L
VSS
MRST
VSS NC
[2, 5]
NC
[2, 5]
REVL
[2,
PORTS CNTINT BUSYR NC
[2, 5]
PORTS LOWSP VSS NC
[2, 5]
NC
[2, 5]
VSS
4]
[2, 5]
TD1R
R
TD0R DR
[2,4]
[2, 4]
[10]
[2,4]
DQ29L DQ28L
VSS
VSS
DQ20L DQ17L DQ14L DQ11L DQ8L
DQ5L
DQ4L
DQ3L
DQ2L
DQ1L
DQ0L
DQ2R DQ5R
DQ1R DQ4R
DQ0R DQ3R
DQ8R DQ11R DQ14R DQ17R DQ20R TMS
TCK
DQ28R DQ29R
DQ27L DQ26L DQ24L DQ22L DQ19L DQ16L DQ13L DQ10L DQ7L
NC
DQ25L DQ23L DQ21L DQ18L DQ15L DQ12L DQ9L
DQ6L
DQ7R DQ10R DQ13R DQ16R DQ19R DQ22R DQ24R DQ26R DQ27R
DQ6R
DQ9R DQ12R DQ15R DQ18R DQ21R DQ23R DQ25R
NC
注意事项：
2.本球会代表的下一代双端口功能。有关此功能的更多信息，请联系赛普拉斯销售。
3.这场球连接到VDDIO 。有关此新一代双端口功能的更多信息，请联系赛普拉斯销售。
4.这场球连接到VSS 。有关此新一代双端口功能的更多信息，请联系赛普拉斯销售。
5.请将此球悬空。有关此功能的更多信息，请联系赛普拉斯销售。
6.请将此球悬空的64K X 72的配置。
7.请将此球悬空为128K X 72和64K X72配置。
8.这些球是不适用CYD18S72V设备。他们需要连接到VDDIO 。
9.这些球是不适用CYD18S72V设备。他们需要连接到VSS 。
10.这些球是不适用CYD18S72V设备。他们需要的是无连接的。
文件编号： 38-06069牧师* I
第25 3
[+ ]反馈
CYD04S72V
CYD09S72V
CYD18S72V
引脚德网络nitions
左侧端口
A
0L
–A
17L
BE
0L
“ BE
7L
忙
L[2,5]
C
L
CE0
L[9]
CE1
L[8]
DQ
0L
-DQ
71L
OE
L
INT
L
正确的端口
A
0R
–A
17R
BE
0R
“ BE
7R
忙
R[2,5]
C
R
CE0
R[9]
CE1
R[8]
DQ
0R
-DQ
71R
OE
R
INT
R
地址输入。
字节使能输入。
声称这些信号能够读取和写入操作
到所述存储器阵列的相应字节。
繁忙的港口输出。
当检测到碰撞时，产生BUSY为有效。
输入时钟信号。
低电平有效芯片使能输入。
高电平有效芯片使能输入。
数据总线输入/输出。
输出使能输入。
这种异步信号必须被拉低，使
在读操作的DQ数据引脚。
邮箱中断标志输出。
间的邮箱允许通信
端口。上面的两个存储单元可以用于讯息传递。 INT
L
is
置为低电平时，正确的端口写入左端口的邮箱位置，
反之亦然。中断到端口置为无效HIGH时，它读取的内容
它的邮箱。
港口低速选择输入。
当低于100 MHz工作频率，该LowSPD
关闭该端口的DLL 。
描述
LowSPD
L[2,4]
PORTSTD [1 ：0]的
L[2,4]
读/写
L
准备
L[2,5]
CNT / MSK
L[8]
ADS
L[9]
CNTEN
L[9]
CNTRST
L[8]
CNTINT
L[10]
WRP
L[2,3]
RET
L[2,3]
FTSEL
L[2,3]
VREF
L[2,4]
VDDIO
L
转
[2,4]L
MRST
LowSPD
R[2,4]
PORTSTD [1 ：0]的
R[2,4]
端口地址/控制/数据I / O标准选择输入。
读/写
R
准备
R[2,5]
CNT / MSK
R[8]
ADS
R[9]
CNTEN
R[9]
CNTRST
R[8]
CNTINT
R[10]
WRP
R[2,3]
RET
R[2,3]
FTSEL
R[2,3]
VREF
R[2,4]
VDDIO
R
转
[2,4]R
读/写使能输入。
断言此引脚为低电平写入或高从阅读
双端口存储器阵列。
端口输出做好准备。
这个信号将被置在一个端口可以正常
操作。
端口计数器/掩码选择输入。
计数器控制输入。
端口计数器地址的负载选通输入。
计数器控制输入。
端口计数使能输入。
计数器控制输入。
端口计数器复位输入。
计数器控制输入。
端口计数器中断输出。
该引脚为低电平时，未屏蔽
计数器的部分被增加至所有的“1 ” 。
端口计数器裹输入。
经过一阵计数器达到最大计数，如果
WRP低，未掩蔽的计数器位将被设置为0，如果高，则计数器将
加载与存储在镜寄存器中的值。
端口计数器重传输入。
计数器控制输入。
流通中选择。
使用此引脚来选择流通方式。如果是
解除断言，该装置是在流水线模式。
端口外部高速IO指令输入。
IO端口供电。
预留管脚为将来的功能。
主复位输入。
MRST是一个异步输入信号，并影响两个端口。
需要在开机后的主复位操作。
JTAG复位输入。
TRST
[2,5]
文件编号： 38-06069牧师* I
第25 4
[+ ]反馈
CYD04S72V
CYD09S72V
CYD18S72V
引脚德网络nitions
（续）
左侧端口
TMS
TDI
TCK
TDO
V
SS
V
CORE[11]
V
TTL
主复位
该FLEx72系列器件经过了一个完整的复位
服用MRST输入低电平。 MRST输入可切换
异步时钟。 MRST初始化内部
突发计数器置零，并且计数器屏蔽寄存器的所有
那些（暴露无遗） 。 MRST也迫使邮箱
中断（ INT）标志和计数器中断（ CNTINT ）标志
HIGH 。 MRST必须在FLEx72家庭进行
上电后设备。
邮箱中断
上面的两个存储单元可以用于讯息
路过并允许端口之间的通信。
表2
显示了使用18兆比特的两个端口的中断操作
装置为例。最高的存储位置， 3FFFF
是的邮箱正确的端口和3FFFE的邮箱
左侧端口。
表2.shows
是，为了设置在INT
R
标志，一个
表2.中断操作示例
[1, 12, 13, 14]
左侧端口
功能
设置右INT
R
旗
复位INT权
R
旗
设置左INT
L
旗
重设左INT
L
旗
读/写
L
L
X
X
H
CE
L
L
X
X
L
A
0L–17L
3FFFF
X
X
3FFFE
INT
L
X
X
L
H
读/写
R
X
H
L
X
X
L
L
X
正确的端口
CE
R
A
0R–17R
X
3FFFF
3FFFE
X
INT
R
L
H
X
X
正确的端口
描述
JTAG测试模式选择输入。
它控制的JTAG TAP状态前进
机。状态机的转换发生在TCK的上升沿。
JTAG测试数据输入。
在TDI输入的数据将被串行移入选择
寄存器。
JTAG测试时钟输入。
JTAG测试数据输出。
TDO转换发生在TCK的下降沿。 TDO
通常是三态，除非捕获的数据被移出JTAG TAP的。
地输入。
核心供电。
LVTTL电源。
由左端口写操作，以解决3FFFF将断言
INT
R
低。至少有一个字节必须是活动的，在写
产生一个中断。在3FFFF位置的一个有效的阅读
正确的端口将复位INT
R
HIGH 。至少有一个字节必须是
活性，以便进行读出以复位中断。当一个端口
写入到另一个端口的邮箱，端口的INT的
邮箱属于被置为低电平。
该INT复位时，该邮箱的所有者（端口）读取
邮箱中的内容。中断标志的设置
流量 - 直通模式（即，它遵循写作的时钟边沿
端口）。此外，该标志在复位流量直通模式（即，它遵循
在读端口的时钟沿）
每个端口可以读取其他端口的邮箱无需重新设定
该中断。并且每个端口都可以写信给自己的邮箱
不设置该中断。如果应用程序不需要
消息传递， INT引脚应悬空。
注意事项：
11.该系列双端口不使用V
CORE
，而这些引脚内部NC 。新一代双端口系列， FLEx72 -E ，将使用V
CORE
1.5V的
或1.8V 。请联系当地的赛普拉斯FAE获取更多信息。
12. CE是内部信号。 CE =低中频CE
0
=低和CE
1
= HIGH 。对于一个读操作， CE只需要在CLK的上升沿被认定一次
并且可以之后被拉高。以下CLK上升沿后数据将出来，将是三态的下一个CLK上升沿后。
13. OE是“不关心”的邮箱的操作。
14.在至少一个BE0或BE7必须是低电平。
文件编号： 38-06069牧师* I
第25 5
[+ ]反馈
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推荐型号
CZ8120
CD74HC237E
CY7C4285V-15ASC
CY22381SXC
CSQ-333R
C056G102K5CJ5CA
CDL30840
CZRA1150
C14N16P-C3
CY7C1020BL-15ZC
CY28344PVC
CAT25C03UI-1.8
CSR23B564MP
CD54AC654F
CY7C1518KV18-300BZXC
CD54ACT138F3A
CAT25C128U20I-1.8
COP8SGF5DIE7
CCF6068K1FKE36
CCF-6068K1FKE36
供货商
型号
厂家
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    -
    -
    -
    -
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