【初步CYD04S72VCYD09S72VCYD18S72VFLEx72 3.3V 64K / 12】,IC型号CYD18S72V-100BBI,CYD18S72V-100BBI PDF资料,CYD18S72V-100BBI经销商,ic,电子元器件-51电子网

初步

CYD04S72V

CYD09S72V

CYD18S72V

FLEx72 3.3V 64K / 128K / 256K X 72

同步双端口RAM

特点

真正的双端口存储器单元允许同时

相同的内存位置的访问

同步流水线操作

家庭的4兆位， 9 Mbit与18 Mbit的器件

流水线式输出模式，可实现快速操作

0.18微米CMOS最佳的速度和力量

高速时钟的数据访问

3.3V低功耗

- 主动低至225毫安（典型值）

- 待机低至55 mA（一般）

邮箱功能，消息传递

全球主复位

独立的字节使能在两个端口

商用和工业温度范围

IEEE 1149.1兼容的JTAG边界扫描

484球FBGA （1 mm间距）

围绕控制柜保鲜膜

- 内部屏蔽寄存器控制计数器环绕式

- 反中断标志位来表示回绕

- 内存块重传操作

对地址线反回读

对地址线屏蔽寄存器回读

双芯片使两个端口，便于深度

扩张

无缝迁移到下一代双端口

家庭

功能说明

该FLEx72系列包括4兆位， 9 Mbit与18 Mbit的

流水线，同步，真正的双端口静态RAM是

高速，低功耗的3.3V CMOS 。提供两个端口，

允许独立的，同时访问任何位置

在存储器中。通过多写入到相同的位置的结果

比在同一时间有一个端口是不确定的。对注册

控制，地址和数据线的允许最小的建立和

保持时间。

在读取操作期间，数据被登记为下降

周期时间。每个端口包含在输入了一阵柜台

地址寄存器。经过外部装载计数器，具有

初始地址，计数器将递增地址间

应受（更多详情后）。内部写脉冲宽度是

独立的R / W输入信号的持续时间。该

内部写脉冲是自定时的，以允许尽可能短的

周期时间。

在CE0高或低的CE1上一个时钟周期意志力

向下的内部电路，以降低静电力

消费。一个周期芯片使断言是必需的

重新激活该输出。

其他功能还包括：突发柜台内的回读

在地址线的地址值，反掩码寄存器

控制计数器环绕，计数器中断（ CNTINT ）

标志上的地址线屏蔽寄存器值回读，

重发功能，中断标志信息传递，

为JTAG边界扫描和异步主复位

（ MRST ）。

该CYD18S72V设备具有有限的功能。请参阅

“柜台地址和掩码寄存器操作

[16]

= ON

6页。

无缝迁移到下一代双端口系列

赛普拉斯提供了一个迁移路径的所有设备的

在双端口家族与下一代设备

兼容的足迹。请联系赛普拉斯销售更多的

详细

表1.产品选择指南

密度

产品型号

马克斯。速度（MHz ）

马克斯。访问时间 - 时钟到数据（ NS ）

典型工作电流（mA ）

包

4-Mbit

（ 64K X 72 ）

CYD04S72V

167

4.0

225

484球FBGA

23毫米X 23毫米

9-Mbit

（ 128K X 72 ）

CYD09S72V

167

4.0

270

484球FBGA

23毫米X 23毫米

18-Mbit

（ 256K X 72 ）

CYD18S72V

133

5.0

410

484球FBGA

23毫米X 23毫米

赛普拉斯半导体公司

文件编号： 38-06069牧师* D

3901北一街

圣荷西

CA 95134

408-943-2600

修订后的2004年6月23日

初步

CYD04S72V

CYD09S72V

CYD18S72V

逻辑框图

[1]

FTSEL

PORTST [1 ：0]的

配置块

PORTST [1 ：0]的

FTSEL

DQ [71 ：0]的

BE [7 ：0]的

CE0

CE1

读/写

控制

DQ [71 ：0]的

BE [7 ：0]的

CE0

CE1

读/写

双端口阵列

忙

A [17:0]

CNT / MSK

ADS

CNTEN

CNTRST

RET

CNTINT

WRP

仲裁逻辑

忙

A [17:0]

CNT / MSK

ADS

CNTEN

CNTRST

RET

CNTINT

WRP

地址&

计数器逻辑

地址&

计数器逻辑

邮箱

INT

JTAG

TRST

TMS

TDI

TDO

TCK

准备

LowSPD

RESET

逻辑

MRST

准备

LowSPD

注意：

1. CYD04S72V有16位地址， CYD09S72V有17个地址位和CYD18S72V有18位。

文件编号： 38-06069牧师* D

第26 2

初步

引脚配置

484球BGA

顶视图

CYD04S72V / CYD09S72V / CYD18S72V

DQ6

CYD04S72V

CYD09S72V

CYD18S72V

DQ6

DQ5

DQ6

VSS

DQ5

VSS

DQ5

VSS

DQ5

[2, 5]

DQ4

DQ5

[2, 5]

DQ4

转

[2,4]

DQ4

低

SPD

[2,4]

VDDI

VSS

DQ3

DQ4

POR

TST

D0L

[2,4]

DQ3

[2, 5]

DQ3

公共汽车

[2, 5]

DQ3

DQ4

CNTI

NTL

[10]

DQ4

POR

TST

D1L

[2, 5]

DQ4

转

[2,4]

DQ4

DQ5

[2, 5]

DQ5

[2, 5]

DQ5

VSS

DQ5

VSS

DQ5

DQ6

VSS

DQ6

A2L

A3L

A5L

DQ6

DQ7

A0L

DQ6

DQ7

A1L

VDD

IOL

CE1

[8]

RET

[2,3]

WRP

[2,3]

REA

DYL

[2, 5]

VSS

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

VCO

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

VRE

[2, 4]

VDD

IOL

VDD

IOL

VSS

VDDI

VCO

VSS

VTT

VCO

VSS

VTT

VCO

VSS

VTTL

VDDI

VSS

VDD

IOR

VDD

IOR

VSS

VDD

IOR

VDD

IOR

VRE

[2, 4]

VDD

IOR

VDD

IOR

VDD

IOR

VDD

IOR

VDD

IOR

VCO

VDD

IOR

VDD

IOR

VDD

IOR

VDD

IOR

VDD

IOR

VSS

VDD

IOR

CE1

[8]

RET

[2,3]

WRP

[2,3]

REA

DYR

[2, 5]

DQ6

DQ7

A1R

DQ6

DQ7

A0R

CE0

[9]

BE4

BE5

BE6

BE7

OEL

BE3

BE2

BE1

BE0

INTL

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

VTT

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

VCO

VSS

VDD

IOR

VDD

IOR

VDD

IOR

VDD

IOR

VDD

IOR

VTT

VDD

IOR

VDD

IOR

VDD

IOR

VDD

IOR

TRS

[2, 5]

VSS

CE0

[9]

BE4

BE5

BE6

BE7

OER

BE3

BE2

BE1

BE0

INTR

VSS

A3R

A5R

A2R

A4R

A4L

A6L

A7L

A9L

A11L

A13L

A15L

转

[2,4]

ADS

[9]

CNT /

MSK

[8]

CNT

ENL

[9]

VSS

转

[2,4]

ADS

[9]

CNT /

MSK

[8]

CNT

ENR

[9]

A7R

A9R

A11

A13

A15

A17

[7]

A6R

A8R

A10

A12

A14

A16

[6]

A8L

A10L

A12L

A14L

A16L

[6]

A17L

[7]

VSS

A18L

[2,5]

DQ3

CNT

RST

[8]

读/写

FTS

ELL

[2,3]

VRE

[2, 4]

VSS

VRE

[2, 4]

CNT

RST

[8]

读/写

FTS

ELR

[2,3]

A18

[2,5]

转

[2,4]

VDD

IOL

太太

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

转

[2,4]

VDDI

POR

TST

D1R

[2, 5]

VCO

VTTL

VCO

VTT

公共汽车

[2, 5]

VCO

VTT

VCO

VDDI

POR

TST

D0R

[2,4]

VDDI

低

SPD

[2,4]

DQ8

DQ7

DQ6

VDD

IOR

VDD

IOR

转

[2,4]

VDD

IOR

VDD

IOR

转

[2,4]

VDD

IOR

TDI

DQ3

VSS

[2, 5]

CNTI

NTR

[10]

[2, 5]

TDO

10.

DQ2

VSS

DQ2

VSS

DQ2

DQ1

DQ9

DQ8

DQ7

DQ6

DQ5

DQ4

DQ3

DQ2

DQ1

DQ0

DQ2

DQ1

DQ0

DQ5

DQ4

DQ3

DQ1

DQ9

DQ1

DQ2

DQ1

TMS

DQ2

TCK

DQ2

此球将代表下一代双端口功能。有关此功能的更多信息，请联系赛普拉斯销售

这场球连接到VDDIO 。有关此新一代双端口功能的更多信息，请联系赛普拉斯销售。

这场球连接到VSS 。有关此新一代双端口功能的更多信息，请联系赛普拉斯销售。

离开这个球无关。有关此功能的更多信息，请联系赛普拉斯销售。

离开这个球无关的64K X 72的配置。

离开这个球悬空为128K X 72和64K X72配置。

这些球是不适用CYD18S72V设备。他们需要连接到VDDIO 。

这些球是不适用CYD18S72V设备。他们需要连接到VSS 。

这些球是不适用CYD18S72V设备。他们需要的是无连接的。

文件编号： 38-06069牧师* D

第26 3

初步

引脚德网络nitions

左侧端口

–A

17L

“ BE

忙

L[2,5]

CE0

L[9]

CE1

L[8]

-DQ

71L

正确的端口

–A

17R

“ BE

忙

R[2,5]

CE0

R[9]

CE1

R[8]

-DQ

71R

地址输入。

描述

CYD04S72V

CYD09S72V

CYD18S72V

字节使能输入。

声称这些信号能够读取和写入操作

系统蒸发散到所述存储器阵列的相应字节。

繁忙的港口输出。

当检测到碰撞时，产生BUSY为有效。

输入时钟信号。

低电平有效芯片使能输入。

高电平有效芯片使能输入。

数据总线输入/输出。

输出使能输入。

这种异步信号必须被拉低到

使在读操作的DQ数据引脚。

邮箱中断标志输出。

邮箱允许通信

端口之间。上面的两个存储单元可以用于讯息

路过。 INT

被置为低电平时，正确的端口写入邮箱位置

左侧端口，反之亦然。中断到端口置为无效高电平时，

它读取其邮箱中的内容。

港口低速选择输入。

当低于100 MHz的运行时，

LowSPD关闭该端口的DLL 。

INT

LowSPD

L[2,4]

LowSPD

R[2,4]

PORTSTD [1 ：0]的

L[2,4,5]

PORTSTD [1 ：0]的

R[2,4,5]

端口地址/控制/数据I / O标准选择输入。

读/写

准备

L[2,5]

CNT / MSK

L[8]

ADS

L[9]

CNTEN

L[9]

CNTRST

L[8]

CNTINT

L[10]

WRP

[2,3]

读/写

准备

R[2,5]

CNT / MSK

R[8]

ADS

R[9]

CNTEN

R[9]

CNTRST

R[8]

CNTINT

R[10]

WRP

R[2,3]

RET

R[2,3]

FTSEL

R[2,3]

VREF

R[2,5]

VDDIO

转

[2,4]R

MRST

TRST

[2,5]

TMS

读/写使能输入。

断言此引脚为低电平写入，或HIGH阅读

从双端口存储器阵列。

端口输出做好准备。

这个信号将被置在一个端口可以正常

操作。

端口计数器/掩码选择输入。

计数器控制输入。

端口计数器地址的负载选通输入。

计数器控制输入。

端口计数使能输入。

计数器控制输入。

端口计数器复位输入。

计数器控制输入。

端口计数器中断输出。

该引脚为低电平时，未屏蔽

计数器的部分被增加至所有的“1 ” 。

端口计数器裹输入。

经过一阵计数器达到最大计数，

如果WRP低，未掩蔽的计数器位将被设置为0，如果高，计数器

将加载与存储在镜寄存器中的值。

端口计数器重传输入。

计数器控制输入。

流通中选择。

使用此引脚来选择流通方式。如果是

解除断言，该装置是在流水线模式。

端口外部高速IO指令输入。

IO端口供电。

预留管脚为将来的功能。

主复位输入。

MRST是一个异步输入信号并同时影响

端口。需要在开机后的主复位操作。

JTAG复位输入。

JTAG测试模式选择输入。

它控制的JTAG TAP状态前进

机。状态机的转换发生在TCK的上升沿。

RET

L[2,3]

FTSEL

L[2,3]

VREF

L[2,5]

VDDIO

转

[2,4]L

文件编号： 38-06069牧师* D

第26 4

初步

引脚德网络nitions

（续）

左侧端口

TDI

TCK

TDO

CORE

TTL

主复位

该FLEx72系列器件经过了一个完整的复位

服用MRST输入低电平。 MRST输入可切换

异步时钟。 MRST初始化内部

突发计数器置零，并且计数器屏蔽寄存器的所有

那些（暴露无遗）。 MRST也迫使邮箱

中断（ INT）标志和计数器中断（ CNTINT ）标志

HIGH 。 MRST必须在FLEx72家庭进行

上电后设备。

邮箱中断

上面的两个存储单元可以用于讯息

路过并允许端口之间的通信。

表2

显示使用18Mbit两个端口的中断操作

装置为例。最高的存储位置， 3FFFF

是的邮箱正确的端口和3FFFE的邮箱

左侧端口。

表2.shows

是，为了设置在INT

标志，一个

表2.中断操作示例

[1, 11, 12, 13]

左侧端口

功能

设置右INT

旗

复位INT权

旗

设置左INT

旗

重设左INT

旗

读/写

0L–17L

3FFFF

3FFFE

INT

读/写

正确的端口

描述

CYD04S72V

CYD09S72V

CYD18S72V

JTAG测试数据输入。

在TDI输入的数据将被串行移入选择

寄存器。

JTAG测试时钟输入。

JTAG测试数据输出。

TDO转换发生在TCK的下降沿。

TDO通常是三态，除了捕获数据时移出的

JTAG TAP 。

地输入。

核心供电。

LVTTL电源。

由左端口写操作，以解决3FFFF将断言

INT

低。至少有一个字节必须是活动的，在写

产生一个中断。在3FFFF位置的一个有效的阅读

正确的端口将复位INT

HIGH 。至少有一个字节必须是

活性，以便进行读出以复位中断。当一个端口

写入到另一个端口的邮箱，端口的INT的

邮箱属于被置为低电平。

该INT复位时，该邮箱的所有者（端口）读取

邮箱中的内容。中断标志的设置

流量 - 直通模式（即，它遵循写作的时钟边沿

端口）。此外，该标志在复位流量直通模式（即，它遵循

读端口的时钟沿）。

每个端口可以读取其他端口的邮箱无需重新设定

该中断。并且每个端口都可以写信给自己的邮箱

不设置该中断。如果应用程序不需要

消息传递， INT引脚应悬空。

0R–17R

3FFFF

3FFFE

INT

注意：

11. CE是内部信号。 CE =低中频CE

=低和CE

= HIGH 。对于一个单一的读操作，CE只需要在上升沿被置为有效，一旦

CLK和可之后被拉高。以下CLK上升沿后数据将出来，将是三态的下一个CLK上升沿后。

12. OE是“不关心”的邮箱的操作。

13.在至少一个BE0或BE7必须是低电平。

文件编号： 38-06069牧师* D

第26 5

CYD04S72V

CYD09S72V

CYD18S72V

FLEx72 3.3V 64K / 128K / 256K X 72

同步双端口RAM

特点

真正的双端口存储器单元允许同时

相同的内存位置的访问

同步流水线操作

家庭4兆位， 9 - Mb和18兆位器件

流水线式输出模式，可实现快速操作

0.18微米CMOS最佳的速度和力量

高速时钟的数据访问

3.3V低功耗

- 主动低至225毫安（典型值）

- 待机低至55 mA（一般）

邮箱功能，消息传递

全球主复位

独立的字节使能上的两个端口

商业和工业温度范围

IEEE 1149.1兼容的JTAG边界扫描

484球FBGA （ 1毫米间距）

无铅包装可用

围绕控制计数器包

- 内部屏蔽寄存器控制计数器环绕式

- 反中断标志位来表示回绕

- 内存块重传操作

在地址线反回读

在地址线屏蔽寄存器回读

双芯片使两个端口，便于深度

扩张

无缝迁移到下一代双端口

家庭

功能说明

该FLEx72系列包括4兆位， 9 Mbit与18 Mbit的

流水线，同步，真正的双端口静态RAM是

高速，低功耗的3.3V CMOS 。提供两个端口，

允许独立的，同时访问任何位置

在存储器中。通过多写入到相同的位置的结果

比在同一时间有一个端口是不确定的。对注册

控制，地址和数据线的允许最小的建立和

保持时间。

在读取操作期间，数据被登记为下降

周期时间。每个端口包含在输入了一阵柜台

地址寄存器。经过外部装载计数器，具有

初始地址，计数器将递增地址间

应受（更多详情后）。内部写脉冲宽度是

独立的R / W输入信号的持续时间。该

内部写脉冲是自定时的，以允许尽可能短的

周期时间。

在CE0高或低的CE1上一个时钟周期意志力

向下的内部电路，以降低静电力

消费。一个周期芯片使断言是必需的

重新激活该输出。

其他功能还包括：突发柜台内的回读

在地址线的地址值，反掩码寄存器

控制计数器环绕，计数器中断（ CNTINT ）

标志上的地址线屏蔽寄存器值回读，

重发功能，中断标志信息传递，

为JTAG边界扫描和异步主复位

（ MRST ）。

该CYD18S72V设备具有有限的功能。请参阅

“柜台地址和掩码寄存器操作

[17]

= ON

第6页“了解详细信息。

无缝迁移到下一代双端口系列

赛普拉斯提供了一个迁移路径的所有设备的

在双端口家族与下一代设备

兼容的足迹。请联系赛普拉斯销售更多的

详细信息。

表1.产品选择指南

密度

产品型号

马克斯。速度（MHz ）

马克斯。存取时间的时钟数据（纳秒）

典型工作电流（mA ）

包

4-Mbit

（ 64K X 72 ）

CYD04S72V

167

4.0

225

484球FBGA

23毫米X 23毫米

9-Mbit

（ 128K X 72 ）

CYD09S72V

167

4.0

270

484球FBGA

23毫米X 23毫米

18-Mbit

（ 256K X 72 ）

CYD18S72V

133

5.0

410

484球FBGA

23毫米X 23毫米

赛普拉斯半导体公司

文件编号： 38-06069牧师* I

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2006年5月2日

[+ ]反馈

CYD04S72V

CYD09S72V

CYD18S72V

逻辑框图

[1]

FTSEL

PORTST [1 ：0]的

配置块

PORTST [1 ：0]的

FTSEL

DQ [71 ：0]的

BE [7 ：0]的

CE0

CE1

读/写

控制

DQ [71 ：0]的

BE [7 ：0]的

CE0

CE1

读/写

双口阵列

忙

A [17:0]

CNT / MSK

ADS

CNTEN

CNTRST

RET

CNTINT

WRP

仲裁逻辑

忙

A [17:0]

CNT / MSK

ADS

CNTEN

CNTRST

RET

CNTINT

WRP

地址&

计数器逻辑

地址&

计数器逻辑

邮箱

INT

JTAG

TRST

TMS

TDI

TDO

TCK

准备

LowSPD

RESET

逻辑

MRST

准备

LowSPD

注意：

1. CYD04S72V有16位地址， CYD09S72V有17个地址位和CYD18S72V有18位。

文件编号： 38-06069牧师* I

第25 2

[+ ]反馈

CYD04S72V

CYD09S72V

CYD18S72V

引脚配置

484球BGA

顶视图

CYD04S72V/CYD09S72V/CYD18S72V

DQ61L DQ59L DQ57L DQ54L DQ51L DQ48L DQ45L DQ42L DQ39L DQ36L DQ36R DQ39R DQ42R DQ45R DQ48R DQ51R DQ54R DQ57R DQ59R DQ61R

DQ63L DQ62L DQ60L DQ58L DQ55L DQ52L DQ49L DQ46L DQ43L DQ40L DQ37L DQ37R DQ40R DQ43R DQ46R DQ49R DQ52R DQ55R DQ58R DQ60R DQ62R DQ63R

DQ65L DQ64L

DQ67L DQ66L

VSS

DQ56L DQ53L DQ50L DQ47L DQ44L DQ41L DQ38L DQ38R DQ41R DQ44R DQ47R DQ50R DQ53R DQ56R

VSS NC

[2, 5]

VSS LOWSP PORTS NC

[2, 5]

BUSYL CNTINT PORTS

[2, 5]

[2,4]

TD0L

TD1L

[2,4]

[10]

[2, 4]

VSS

DQ64R DQ65R

DQ66R DQ67R

[2, 5]

VSS

DQ69L DQ68L VDDIO

VSS

VDDIO VDDIO VDDIO VDDIOL VDDIOL VTTL

VTTL

VDDIO VDDIO VDDIO VDDIO

VSS

VDDIO DQ68R DQ69R

DQ71L DQ70L CE1L

[8]

CE0L

[9]

VDDIO VDDIO VDDIO VDDIO VDDIOL VCORE VCORE VCORE VCORE VDDIO VDDIO VDDIO VDDIO VDDIO CE0R CE1R

[8]

DQ70R DQ71R

[9]

A0L

A2L

A4L

A6L

A8L

A10L

A12L

A14L

A16L

[6]

A1L

A3L

A5L

A7L

A9L

A11L

RETL

[2,

BE4L VDDIO VDDIO VREFL

[2, 4]

WRPL

BE5L VDDIO VDDIO

,3]

READY BE6L VDDIO VDDIO

[2, 5]

[2,5]

BE7L

VSS

OEL

BE3L

VSS

VREFR VDDIO VDDIO BE4R RETR

[2,

A1R

[2, 4]

VSS

VDDIO VDDIO BE5R WRPR

[

2,3]

VDDIO VDDIO BE6R就绪

[2, 5]

A3R

A5R

A7R

A9R

A11R

A13R

A0R

A2R

A4R

A6R

A8R

A10R

A12R

A14R

A16R

[6]

VTTL VCORE VSS

VSS VCORE VDDIO BE7R NC

[2,5]

VSS VCORE VTTL

VSS

OER

BE3R

VSS

A13L ADSL

[9]

BE2L VDDIO VCORE VSS

A15L CNT / M BE1L VDDIO VDDIO

SKL

[8]

A17L CNTEN BE0L VDDIO VDDIO

[7]

[9]

BE2R ADSR

[9]

VSS

VDDIO VDDIO BE1R CNT / M A15R

SKR

[8]

VDDIO VDDIO BE0R CNTEN A17R

[7]

[9]

A18L

[2,5]

CNTRS INTL

[8]

VDDIO VDDIO VREFL

[2, 4]

VSS

VREFR VDDIO VDDIO INTR CNTRS

[2, 4]

[8]

A18R

[2,5]

DQ35L DQ34L R / WL

REVL VDDIO VDDIO VDDIO VDDIO VDDIOL VCORE VCORE VCORE VCORE VDDIO VDDIO VDDIO VDDIO VDDIO REVR

[2,

R / WR DQ34R DQ35R

[2,4]

VDDIO VDDIO VDDIO VDDIOL VTTL

VTTL

VTTL VDDIO VDDIO VDDIO VDDIO VDDIO TRST

[2,

VDDIO FTSEL DQ32R DQ33R

[2,3]

TDI

TDO DQ30R DQ31R

DQ33L DQ32L FTSELL VDDIO

[2,3]

DQ31L DQ30L

VSS

MRST

VSS NC

[2, 5]

REVL

[2,

PORTS CNTINT BUSYR NC

[2, 5]

PORTS LOWSP VSS NC

[2, 5]

VSS

[2, 5]

TD1R

TD0R DR

[2,4]

[2, 4]

[10]

[2,4]

DQ29L DQ28L

VSS

DQ20L DQ17L DQ14L DQ11L DQ8L

DQ5L

DQ4L

DQ3L

DQ2L

DQ1L

DQ0L

DQ2R DQ5R

DQ1R DQ4R

DQ0R DQ3R

DQ8R DQ11R DQ14R DQ17R DQ20R TMS

TCK

DQ28R DQ29R

DQ27L DQ26L DQ24L DQ22L DQ19L DQ16L DQ13L DQ10L DQ7L

DQ25L DQ23L DQ21L DQ18L DQ15L DQ12L DQ9L

DQ6L

DQ7R DQ10R DQ13R DQ16R DQ19R DQ22R DQ24R DQ26R DQ27R

DQ6R

DQ9R DQ12R DQ15R DQ18R DQ21R DQ23R DQ25R

注意事项：

2.本球会代表的下一代双端口功能。有关此功能的更多信息，请联系赛普拉斯销售。

3.这场球连接到VDDIO 。有关此新一代双端口功能的更多信息，请联系赛普拉斯销售。

4.这场球连接到VSS 。有关此新一代双端口功能的更多信息，请联系赛普拉斯销售。

5.请将此球悬空。有关此功能的更多信息，请联系赛普拉斯销售。

6.请将此球悬空的64K X 72的配置。

7.请将此球悬空为128K X 72和64K X72配置。

8.这些球是不适用CYD18S72V设备。他们需要连接到VDDIO 。

9.这些球是不适用CYD18S72V设备。他们需要连接到VSS 。

10.这些球是不适用CYD18S72V设备。他们需要的是无连接的。

文件编号： 38-06069牧师* I

第25 3

[+ ]反馈

CYD04S72V

CYD09S72V

CYD18S72V

引脚德网络nitions

左侧端口

–A

17L

“ BE

忙

L[2,5]

CE0

L[9]

CE1

L[8]

-DQ

71L

INT

正确的端口

–A

17R

“ BE

忙

R[2,5]

CE0

R[9]

CE1

R[8]

-DQ

71R

INT

地址输入。

字节使能输入。

声称这些信号能够读取和写入操作

到所述存储器阵列的相应字节。

繁忙的港口输出。

当检测到碰撞时，产生BUSY为有效。

输入时钟信号。

低电平有效芯片使能输入。

高电平有效芯片使能输入。

数据总线输入/输出。

输出使能输入。

这种异步信号必须被拉低，使

在读操作的DQ数据引脚。

邮箱中断标志输出。

间的邮箱允许通信

端口。上面的两个存储单元可以用于讯息传递。 INT

置为低电平时，正确的端口写入左端口的邮箱位置，

反之亦然。中断到端口置为无效HIGH时，它读取的内容

它的邮箱。

港口低速选择输入。

当低于100 MHz工作频率，该LowSPD

关闭该端口的DLL 。

描述

LowSPD

L[2,4]

PORTSTD [1 ：0]的

L[2,4]

读/写

准备

L[2,5]

CNT / MSK

L[8]

ADS

L[9]

CNTEN

L[9]

CNTRST

L[8]

CNTINT

L[10]

WRP

L[2,3]

RET

L[2,3]

FTSEL

L[2,3]

VREF

L[2,4]

VDDIO

转

[2,4]L

MRST

LowSPD

R[2,4]

PORTSTD [1 ：0]的

R[2,4]

端口地址/控制/数据I / O标准选择输入。

读/写

准备

R[2,5]

CNT / MSK

R[8]

ADS

R[9]

CNTEN

R[9]

CNTRST

R[8]

CNTINT

R[10]

WRP

R[2,3]

RET

R[2,3]

FTSEL

R[2,3]

VREF

R[2,4]

VDDIO

转

[2,4]R

读/写使能输入。

断言此引脚为低电平写入或高从阅读

双端口存储器阵列。

端口输出做好准备。

这个信号将被置在一个端口可以正常

操作。

端口计数器/掩码选择输入。

计数器控制输入。

端口计数器地址的负载选通输入。

计数器控制输入。

端口计数使能输入。

计数器控制输入。

端口计数器复位输入。

计数器控制输入。

端口计数器中断输出。

该引脚为低电平时，未屏蔽

计数器的部分被增加至所有的“1 ” 。

端口计数器裹输入。

经过一阵计数器达到最大计数，如果

WRP低，未掩蔽的计数器位将被设置为0，如果高，则计数器将

加载与存储在镜寄存器中的值。

端口计数器重传输入。

计数器控制输入。

流通中选择。

使用此引脚来选择流通方式。如果是

解除断言，该装置是在流水线模式。

端口外部高速IO指令输入。

IO端口供电。

预留管脚为将来的功能。

主复位输入。

MRST是一个异步输入信号，并影响两个端口。

需要在开机后的主复位操作。

JTAG复位输入。

TRST

[2,5]

文件编号： 38-06069牧师* I

第25 4

[+ ]反馈

CYD04S72V

CYD09S72V

CYD18S72V

引脚德网络nitions

（续）

左侧端口

TMS

TDI

TCK

TDO

CORE[11]

TTL

主复位

该FLEx72系列器件经过了一个完整的复位

服用MRST输入低电平。 MRST输入可切换

异步时钟。 MRST初始化内部

突发计数器置零，并且计数器屏蔽寄存器的所有

那些（暴露无遗）。 MRST也迫使邮箱

中断（ INT）标志和计数器中断（ CNTINT ）标志

HIGH 。 MRST必须在FLEx72家庭进行

上电后设备。

邮箱中断

上面的两个存储单元可以用于讯息

路过并允许端口之间的通信。

表2

显示了使用18兆比特的两个端口的中断操作

装置为例。最高的存储位置， 3FFFF

是的邮箱正确的端口和3FFFE的邮箱

左侧端口。

表2.shows

是，为了设置在INT

标志，一个

表2.中断操作示例

[1, 12, 13, 14]

左侧端口

功能

设置右INT

旗

复位INT权

旗

设置左INT

旗

重设左INT

旗

读/写

0L–17L

3FFFF

3FFFE

INT

读/写

正确的端口

0R–17R

3FFFF

3FFFE

INT

正确的端口

描述

JTAG测试模式选择输入。

它控制的JTAG TAP状态前进

机。状态机的转换发生在TCK的上升沿。

JTAG测试数据输入。

在TDI输入的数据将被串行移入选择

寄存器。

JTAG测试时钟输入。

JTAG测试数据输出。

TDO转换发生在TCK的下降沿。 TDO

通常是三态，除非捕获的数据被移出JTAG TAP的。

地输入。

核心供电。

LVTTL电源。

由左端口写操作，以解决3FFFF将断言

INT

低。至少有一个字节必须是活动的，在写

产生一个中断。在3FFFF位置的一个有效的阅读

正确的端口将复位INT

HIGH 。至少有一个字节必须是

活性，以便进行读出以复位中断。当一个端口

写入到另一个端口的邮箱，端口的INT的

邮箱属于被置为低电平。

该INT复位时，该邮箱的所有者（端口）读取

邮箱中的内容。中断标志的设置

流量 - 直通模式（即，它遵循写作的时钟边沿

端口）。此外，该标志在复位流量直通模式（即，它遵循

在读端口的时钟沿）

每个端口可以读取其他端口的邮箱无需重新设定

该中断。并且每个端口都可以写信给自己的邮箱

不设置该中断。如果应用程序不需要

消息传递， INT引脚应悬空。

注意事项：

11.该系列双端口不使用V

CORE

，而这些引脚内部NC 。新一代双端口系列， FLEx72 -E ，将使用V

CORE

1.5V的

或1.8V 。请联系当地的赛普拉斯FAE获取更多信息。

12. CE是内部信号。 CE =低中频CE

=低和CE

= HIGH 。对于一个读操作， CE只需要在CLK的上升沿被认定一次

并且可以之后被拉高。以下CLK上升沿后数据将出来，将是三态的下一个CLK上升沿后。

13. OE是“不关心”的邮箱的操作。

14.在至少一个BE0或BE7必须是低电平。

文件编号： 38-06069牧师* I

第25 5

[+ ]反馈

CYD04S72V

CYD09S72V

CYD18S72V

FLEx72 3.3 V 64 K / 128 K / 256 K＆times 72

同步双端口RAM

特点

■

功能说明

该FLEx72系列包括4兆， 9兆和18兆比特流水线，

同步，真正的双端口静态RAM是高速，

低功耗3.3 V CMOS 。提供两个端口，允许

独立，同时访问内存中的任何位置。

通过多个端口写入到相同的位置的结果

在同一时间是不确定的。对控制寄存器，地址和

数据线允许的最小的建立时间和保持时间。

在读取操作期间，数据被登记为下降周期

时间。每个端口包含在输入地址的突发计数器

地址时，计数器将递增内部地址（多

详情如下）。内部写脉冲宽度是独立的

在R / W输入信号的持续时间。内部写脉冲是

自定时，以允许尽可能短的周期时间。

在CE0高或低的CE1上一个时钟周期意志力

向下的内部电路，以降低静电力

消费。一个周期芯片使断言是必需的

重新激活该输出。

其他功能还包括：突发柜台内的回读

在地址线的地址值，反掩码寄存器

控制计数器环绕，计数器中断（ CNTINT ）

标志上的地址线屏蔽寄存器值回读，

重发功能，中断标志信息传递，

为JTAG边界扫描和异步主复位

（ MRST ）。

该CYD18S72V设备具有有限的功能。请参阅

表3第8页

了解详细信息。

真正的双端口存储器单元，允许同时访问

相同的内存位置

同步流水线操作

家庭4兆， 9兆和18兆设备

流水线输出模式，可实现快速操作

0.18微米complmentary金属氧化物半导体

（ CMOS）的最佳速度和功率

高速时钟对数据的访问

3.3 V低功耗

主动低至225毫安（典型值）

待机低至55 mA（一般）

邮箱功能，消息传递

全球主复位

独立的字节使能在两个端口

商用和工业温度范围

IEEE 1149.1兼容的联合测试行动组（ JTAG ）

边界扫描

484球精细间距球栅阵列（ FBGA ）（1毫米间距）

无铅封装可供选择

围绕控制柜保鲜膜

内部屏蔽寄存器控制计数器环绕式

反中断标志位来表示回绕

内存块重传操作

对地址线反回读

对地址线屏蔽寄存器回读

双芯片使两个端口，方便扩展深度

无缝迁移到下一代双端口系列

■

无缝迁移到下一代双端口

家庭

赛普拉斯提供了一个迁移路径的所有设备的

在双端口家族与兼容下一代设备

足迹。请联系赛普拉斯销售更多详情

表1.产品选择指南

密度

产品型号

马克斯。速度（MHz ）

马克斯。存取时间的时钟数据（纳秒）

典型工作电流（mA ）

包

4-Mbit

（ 64K X 72 ）

CYD04S72V

167

4.0

225

484球FBGA

23毫米X 23毫米

9-Mbit

（ 128K X 72 ）

CYD09S72V

133

4.4

350

484球FBGA

23毫米X 23毫米

18-Mbit

（ 256K X 72 ）

CYD18S72V

133

5.0

410

484球FBGA

23毫米X 23毫米

赛普拉斯半导体公司

文件编号： 38-06069牧师* L

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2011年5月25日

[+ ]反馈

CYD04S72V

CYD09S72V

CYD18S72V

逻辑框图

[1]

FTSEL

PORTST [1 ：0]的

配置块

PORTST [1 ：0]的

FTSEL

DQ [71 ：0]的

BE [7 ：0]的

CE0

CE1

读/写

控制

DQ [71 ：0]的

BE [7 ：0]的

CE0

CE1

读/写

双口阵列

忙

A [17:0]

CNT / MSK

ADS

CNTEN

CNTRST

RET

CNTINT

WRP

仲裁逻辑

忙

A [17:0]

CNT / MSK

ADS

CNTEN

CNTRST

RET

CNTINT

WRP

地址&

计数器逻辑

地址&

计数器逻辑

邮箱

INT

JTAG

TRST

TMS

TDI

TDO

TCK

准备

LowSPD

RESET

逻辑

MRST

准备

LowSPD

记

1. CYD04S72V有16位地址， CYD09S72V有17个地址位和CYD18S72V有18位。

文件编号： 38-06069牧师* L

分页： 30 2

[+ ]反馈

CYD04S72V

CYD09S72V

CYD18S72V

引脚配置................................................ ............. 4

引脚定义................................................ .................. 5

主复位................................................ ............... 7

邮箱中断................................................ 7 ........

地址计数器和屏蔽寄存器操作......... 8

计数器复位操作............................................ 8

计数器负荷运行.............................................. 8

计数器递增操作...................................... 9

计数器保持工作.............................................. 9

计数器中断................................................ ......... 9

反回读操作...................................... 9

转发................................................. .................. 9

面膜复位操作............................................... 9 ..

面膜负荷运行............................................... 9 ...

面膜回读操作.......................................... 9

通过两种计数............................................... .......... 9

IEEE 1149.1串行边界扫描（ JTAG ） ................... 11

执行TAP复位........................................... 11

执行暂停/重新启动...................................... 11

边界扫描层次结构FLEx72家庭........... 11

最大额定值................................................ ............ 13

经营范围................................................ ............. 13

电气特性在工作范围。 13

电容................................................. .................... 14

交流测试负载和波形....................................... 14

开关特性在工作范围14

JTAG时序特性........................................ 16

开关波形................................................ .... 16

订购信息................................................ ...... 26

订购代码定义......................................... 26

包图................................................ ............ 27

与缩略语................................................. ....................... 28

文档约定................................................ 28

计量单位............................................... ........ 28

文档历史记录页............................................... .. 29

销售，解决方案和法律信息...................... 30

全球销售和设计支持....................... 30

产品................................................. ................... 30

的PSoC解决方案................................................ ......... 30

文件编号： 38-06069牧师* L

第30 3

[+ ]反馈

CYD04S72V

CYD09S72V

CYD18S72V

引脚配置

484球BGA

顶视图

CYD04S72V/CYD09S72V/CYD18S72V

DQ61L DQ59L

DQ57L DQ54L DQ51L DQ48L DQ45L DQ42L DQ39L DQ36L DQ36R DQ39R DQ42R DQ45R DQ48R DQ51R DQ54R DQ57R DQ59R DQ61R

DQ63L DQ62L DQ60L

DQ65L DQ64L

DQ67L DQ66L

VSS

DQ58L DQ55L DQ52L DQ49L DQ46L DQ43L DQ40L DQ37L DQ37R DQ40R DQ43R DQ46R DQ49R DQ52R DQ55R DQ58R DQ60R DQ62R DQ63R

VSS

DQ56L DQ53L DQ50L DQ47L DQ44L DQ41L DQ38L DQ38R DQ41R DQ44R DQ47R DQ50R DQ53R DQ56R

VSS

[2, 5]

VSS LOWSP PORTS NC

[2, 5]

BUSYL CNTINT PORTS

[2, 5]

[2,4]

TD0L

TD1L

[2,4]

[10]

[2, 4]

VSS

DQ64R DQ65R

DQ66R DQ67R

[2, 5]

VSS

DQ69L DQ68L VDDIOL

VSS

VDDIOL VDDIO VDDIO VDDIOL VDDIOL VTTL

VTTL

VDDIO VDDIO VDDIO VDDIOR

VSS

VDDIOR DQ68R DQ69R

DQ71L DQ70L CE1L

[8]

CE0L

[9]

VDDIOL VDDIOL VDDIO VDDIO VDDIOL VCORE VCORE VCORE VCORE VDDIO VDDIO VDDIO VDDIOR VDDIOR CE0R

[9]

CE1R

[8]

DQ70R DQ71R

A0L

A2L

A4L

A6L

A8L

A10L

A12L

A14L

A16L

[6]

A1L

A3L

A5L

A7L

A9L

A11L

RETL

[2,3]

BE4L

WRPL

[2,

VDDIOL VDDIOL VREFL

[2, 4]

VSS

VREFR VDDIOR VDDIOR BE4R RETR

[2,3

A1R

[2, 4]

]

A0R

A2R

A4R

A6R

A8R

A10R

A12R

A14R

A16R

[6]

BE5L

VDDIOL VDDIOL

VTTL

VCORE

VSS

VDDIOR VDDIOR BE5R WRPR

[2,

A3R

READYL BE6L

[2, 5]

VDDIOR VDDIOR BE6R READYR A5R

[2, 5]

[2,5]

VSS

BE7L

OEL

BE3L

BE2L

BE1L

VCORE VDDIOR BE7R

VCORE

VTTL

OER

BE3R

[2,5]

VSS

A7R

A9R

A11R

A13L ADSL

[9]

A15L CNT / MS

[8]

[7]

[9]

VDDIOL VCORE

VDDIOL VDDIOL

BE2R ADSR

[9]

A13R

VDDIOR VDDIOR BE1R CNT / MS A15R

[8]

VDDIOR VDDIOR BE0R CNTENR A17R

[9]

[7]

A17L CNTENL BE0L

CNTRST

[8]

R / WL

INTL

A18L

[2,5]

VDDIOL VDDIOL VREFL

[2, 4]

VREFR VDDIOR VDDIOR

[2, 4]

INTR

CNTRST

[8]

A18R

[2,5]

DQ35L DQ34L

REVL VDDIOL VDDIOL VDDIO VDDIO VDDIOL VCORE VCORE VCORE VCORE VDDIO VDDIO VDDIO VDDIOR VDDIOR REVR

[2,4

R / WR DQ34R DQ35R

[2,4]

]

VSS

VDDIOL VDDIO VDDIO VDDIOL VTTL

VTTL

VTTL VDDIO VDDIO VDDIO VDDIO VDDIOR TRST

[2,

VDDIOR FTSELR DQ32R DQ33R

[2,3]

VSS

TDI

TDO

DQ30R DQ31R

DQ33L DQ32L FTSELL VDDIOL

[2,3]

DQ31L DQ30L

VSS

MRST

[2, 5]

REVL

[2,

PORTS CNTINT BUSYR NC

[2, 5]

PORTS LOWSP VSS NC

[2, 5]

TD1R

TD0R DR

[2,4]

[2, 4]

[10]

[2,4]

DQ29L DQ28L

VSS

DQ20L DQ17L DQ14L DQ11L DQ8L

DQ5L

DQ4L

DQ3L

DQ2L

DQ1L

DQ0L

DQ2R DQ5R

DQ1R DQ4R

DQ0R DQ3R

DQ8R DQ11R DQ14R DQ17R DQ20R

TMS

TCK

DQ28R DQ29R

DQ27L DQ26L DQ24L

DQ25L DQ23L

DQ22L DQ19L DQ16L DQ13L DQ10L DQ7L

DQ21L DQ18L DQ15L DQ12L DQ9L

DQ6L

DQ7R DQ10R DQ13R DQ16R DQ19R DQ22R DQ24R DQ26R DQ27R

DQ6R DQ9R DQ12R DQ15R DQ18R DQ21R DQ23R DQ25R

笔记

2.本球会代表的下一代双端口功能。有关此功能的更多信息，请联系赛普拉斯销售。

3.这场球连接到VDDIO 。有关此新一代双端口功能的更多信息，请联系赛普拉斯销售。

4.这场球连接到VSS 。有关此新一代双端口功能的更多信息，请联系赛普拉斯销售。

5.请将此球悬空。有关此功能的更多信息，请联系赛普拉斯销售。

6.请将此球悬空的64K X 72的配置。

7.请将此球悬空为128K X 72和64K X72配置。

8.这些球是不适用CYD18S72V设备。他们需要连接到VDDIO 。

9.这些球是不适用CYD18S72V设备。他们需要连接到VSS 。

10.这些球是不适用CYD18S72V设备。他们需要的是无连接的。

文件编号： 38-06069牧师* L

第30 4

[+ ]反馈

CYD04S72V

CYD09S72V

CYD18S72V

引脚德网络nitions

左侧端口

–A

17L

“ BE

忙

L[11,12]

CE0

L[13]

CE1

L[14]

-DQ

71L

INT

正确的端口

–A

17R

“ BE

忙

R[11,12]

CE0

R[13]

CE1

R[14]

-DQ

71R

INT

地址输入。

字节使能输入。

声称这些信号能够读取和写入操作的

对应的存储器阵列的字节。

繁忙的港口输出。

当检测到碰撞时，产生BUSY为有效。

输入时钟信号。

低电平有效芯片使能输入。

高电平有效芯片使能输入。

数据总线输入/输出。

输出使能输入。

这种异步信号必须被拉低，使

在读操作DQ数据引脚。

邮箱中断标志输出。

邮箱允许端口之间的通信。

上面的两个存储单元可以用于讯息传递。 INT

断言

为低电平时，正确的端口写入左端口的邮箱位置，反之亦然。

中断到端口置为无效HIGH时，它读取其邮箱中的内容。

港口低速选择输入。

当低于100 MHz工作频率，该LowSPD

关闭该端口的DLL 。

描述

LowSPD

L[11,15]

]

LowSPD

R[11,15]

]

PORTSTD [1 ：0]的

L[11,15

PORTSTD [1 ：0]的

R[11,15

端口地址/控制/数据I / O标准选择输入。

读/写

准备

L[11,12]

CNT / MSK

L[14]

ADS

L[13]

CNTEN

L[13]

CNTRST

L[14]

CNTINT

L[16]

WRP

L[11,17]

RET

L[11,17]

FTSEL

L[11,17]

VREF

L[11,15]

读/写

准备

R[11,12]

CNT / MSK

R[14]

ADS

R[13]

CNTEN

R[13]

CNTRST

R[14]

CNTINT

R[16]

WRP

R[11,17]

RET

R[12,17]

FTSEL

R[11,17]

VREF

R[11,15]

读/写使能输入。

断言此引脚为低电平写入或高从阅读

双端口存储器阵列。

端口输出做好准备。

这个信号将被置在一个端口可以正常

操作。

端口计数器/掩码选择输入。

计数器控制输入。

端口计数器地址的负载选通输入。

计数器控制输入。

端口计数使能输入。

计数器控制输入。

端口计数器复位输入。

计数器控制输入。

端口计数器中断输出。

该引脚为低电平时，未屏蔽部分

计数器是递增的所有“1” 。

端口计数器裹输入。

经过一阵计数器达到最大计数，如果WRP

低，未掩蔽的计数器位将被设置为0，如果高，则计数器将装入

保存在镜像寄存器中的值。

端口计数器重传输入。

计数器控制输入。

流通中选择。

使用此引脚来选择流通方式。当被去断言，

该装置是在流水线模式。

端口外部高速IO指令输入。

笔记

11.这个球将代表下一代双端口功能。有关此功能的更多信息，请联系赛普拉斯销售。

12.请将此球悬空。有关此功能的更多信息，请联系赛普拉斯销售。

13.这些球是不适用CYD18S72V设备。他们需要连接到VSS 。

14.这些球是不适用CYD18S72V设备。他们需要连接到VDDIO 。

15.将这个球VSS 。有关此新一代双端口功能的更多信息，请联系赛普拉斯销售。

16.这些球是不适用CYD18S72V设备。他们需要的是无连接的。

17.连接这个球VDDIO 。有关此新一代双端口功能的联系赛普拉斯销售的更多信息

文件编号： 38-06069牧师* L

第30个5

[+ ]反馈

初步

CYD04S72V

CYD09S72V

CYD18S72V

FLEx72 3.3V 64K / 128K / 256K X 72

同步双端口RAM

特点

真正的双端口存储器单元允许同时

相同的内存位置的访问

同步流水线操作

家庭的4兆位， 9 Mbit与18 Mbit的器件

流水线式输出模式，可实现快速操作

0.18微米CMOS最佳的速度和力量

高速时钟的数据访问

3.3V低功耗

- 主动低至225毫安（典型值）

- 待机低至55 mA（一般）

邮箱功能，消息传递

全球主复位

独立的字节使能在两个端口

商用和工业温度范围

IEEE 1149.1兼容的JTAG边界扫描

484球FBGA （1 mm间距）

围绕控制柜保鲜膜

- 内部屏蔽寄存器控制计数器环绕式

- 反中断标志位来表示回绕

- 内存块重传操作

对地址线反回读

对地址线屏蔽寄存器回读

双芯片使两个端口，便于深度

扩张

无缝迁移到下一代双端口

家庭

功能说明

该FLEx72系列包括4兆位， 9 Mbit与18 Mbit的

流水线，同步，真正的双端口静态RAM是

高速，低功耗的3.3V CMOS 。提供两个端口，

允许独立的，同时访问任何位置

在存储器中。通过多写入到相同的位置的结果

比在同一时间有一个端口是不确定的。对注册

控制，地址和数据线的允许最小的建立和

保持时间。

在读取操作期间，数据被登记为下降

周期时间。每个端口包含在输入了一阵柜台

地址寄存器。经过外部装载计数器，具有

初始地址，计数器将递增地址间

应受（更多详情后）。内部写脉冲宽度是

独立的R / W输入信号的持续时间。该

内部写脉冲是自定时的，以允许尽可能短的

周期时间。

在CE0高或低的CE1上一个时钟周期意志力

向下的内部电路，以降低静电力

消费。一个周期芯片使断言是必需的

重新激活该输出。

其他功能还包括：突发柜台内的回读

在地址线的地址值，反掩码寄存器

控制计数器环绕，计数器中断（ CNTINT ）

标志上的地址线屏蔽寄存器值回读，

重发功能，中断标志信息传递，

为JTAG边界扫描和异步主复位

（ MRST ）。

该CYD18S72V设备具有有限的功能。请参阅

“柜台地址和掩码寄存器操作

[16]

= ON

6页。

无缝迁移到下一代双端口系列

赛普拉斯提供了一个迁移路径的所有设备的

在双端口家族与下一代设备

兼容的足迹。请联系赛普拉斯销售更多的

详细

表1.产品选择指南

密度

产品型号

马克斯。速度（MHz ）

马克斯。访问时间 - 时钟到数据（ NS ）

典型工作电流（mA ）

包

4-Mbit

（ 64K X 72 ）

CYD04S72V

167

4.0

225

484球FBGA

23毫米X 23毫米

9-Mbit

（ 128K X 72 ）

CYD09S72V

167

4.0

270

484球FBGA

23毫米X 23毫米

18-Mbit

（ 256K X 72 ）

CYD18S72V

133

5.0

410

484球FBGA

23毫米X 23毫米

赛普拉斯半导体公司

文件编号： 38-06069牧师* D

3901北一街

圣荷西

CA 95134

408-943-2600

修订后的2004年6月23日

初步

CYD04S72V

CYD09S72V

CYD18S72V

逻辑框图

[1]

FTSEL

PORTST [1 ：0]的

配置块

PORTST [1 ：0]的

FTSEL

DQ [71 ：0]的

BE [7 ：0]的

CE0

CE1

读/写

控制

DQ [71 ：0]的

BE [7 ：0]的

CE0

CE1

读/写

双端口阵列

忙

A [17:0]

CNT / MSK

ADS

CNTEN

CNTRST

RET

CNTINT

WRP

仲裁逻辑

忙

A [17:0]

CNT / MSK

ADS

CNTEN

CNTRST

RET

CNTINT

WRP

地址&

计数器逻辑

地址&

计数器逻辑

邮箱

INT

JTAG

TRST

TMS

TDI

TDO

TCK

准备

LowSPD

RESET

逻辑

MRST

准备

LowSPD

注意：

1. CYD04S72V有16位地址， CYD09S72V有17个地址位和CYD18S72V有18位。

文件编号： 38-06069牧师* D

第26 2

初步

引脚配置

484球BGA

顶视图

CYD04S72V / CYD09S72V / CYD18S72V

DQ6

CYD04S72V

CYD09S72V

CYD18S72V

DQ6

DQ5

DQ6

VSS

DQ5

VSS

DQ5

VSS

DQ5

[2, 5]

DQ4

DQ5

[2, 5]

DQ4

转

[2,4]

DQ4

低

SPD

[2,4]

VDDI

VSS

DQ3

DQ4

POR

TST

D0L

[2,4]

DQ3

[2, 5]

DQ3

公共汽车

[2, 5]

DQ3

DQ4

CNTI

NTL

[10]

DQ4

POR

TST

D1L

[2, 5]

DQ4

转

[2,4]

DQ4

DQ5

[2, 5]

DQ5

[2, 5]

DQ5

VSS

DQ5

VSS

DQ5

DQ6

VSS

DQ6

A2L

A3L

A5L

DQ6

DQ7

A0L

DQ6

DQ7

A1L

VDD

IOL

CE1

[8]

RET

[2,3]

WRP

[2,3]

REA

DYL

[2, 5]

VSS

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

VCO

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

VRE

[2, 4]

VDD

IOL

VDD

IOL

VSS

VDDI

VCO

VSS

VTT

VCO

VSS

VTT

VCO

VSS

VTTL

VDDI

VSS

VDD

IOR

VDD

IOR

VSS

VDD

IOR

VDD

IOR

VRE

[2, 4]

VDD

IOR

VDD

IOR

VDD

IOR

VDD

IOR

VDD

IOR

VCO

VDD

IOR

VDD

IOR

VDD

IOR

VDD

IOR

VDD

IOR

VSS

VDD

IOR

CE1

[8]

RET

[2,3]

WRP

[2,3]

REA

DYR

[2, 5]

DQ6

DQ7

A1R

DQ6

DQ7

A0R

CE0

[9]

BE4

BE5

BE6

BE7

OEL

BE3

BE2

BE1

BE0

INTL

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

VTT

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

VCO

VSS

VDD

IOR

VDD

IOR

VDD

IOR

VDD

IOR

VDD

IOR

VTT

VDD

IOR

VDD

IOR

VDD

IOR

VDD

IOR

TRS

[2, 5]

VSS

CE0

[9]

BE4

BE5

BE6

BE7

OER

BE3

BE2

BE1

BE0

INTR

VSS

A3R

A5R

A2R

A4R

A4L

A6L

A7L

A9L

A11L

A13L

A15L

转

[2,4]

ADS

[9]

CNT /

MSK

[8]

CNT

ENL

[9]

VSS

转

[2,4]

ADS

[9]

CNT /

MSK

[8]

CNT

ENR

[9]

A7R

A9R

A11

A13

A15

A17

[7]

A6R

A8R

A10

A12

A14

A16

[6]

A8L

A10L

A12L

A14L

A16L

[6]

A17L

[7]

VSS

A18L

[2,5]

DQ3

CNT

RST

[8]

读/写

FTS

ELL

[2,3]

VRE

[2, 4]

VSS

VRE

[2, 4]

CNT

RST

[8]

读/写

FTS

ELR

[2,3]

A18

[2,5]

转

[2,4]

VDD

IOL

太太

VDD

IOL

VDD

IOL

VDD

IOL

VDD

IOL

转

[2,4]

VDDI

POR

TST

D1R

[2, 5]

VCO

VTTL

VCO

VTT

公共汽车

[2, 5]

VCO

VTT

VCO

VDDI

POR

TST

D0R

[2,4]

VDDI

低

SPD

[2,4]

DQ8

DQ7

DQ6

VDD

IOR

VDD

IOR

转

[2,4]

VDD

IOR

VDD

IOR

转

[2,4]

VDD

IOR

TDI

DQ3

VSS

[2, 5]

CNTI

NTR

[10]

[2, 5]

TDO

10.

DQ2

VSS

DQ2

VSS

DQ2

DQ1

DQ9

DQ8

DQ7

DQ6

DQ5

DQ4

DQ3

DQ2

DQ1

DQ0

DQ2

DQ1

DQ0

DQ5

DQ4

DQ3

DQ1

DQ9

DQ1

DQ2

DQ1

TMS

DQ2

TCK

DQ2

此球将代表下一代双端口功能。有关此功能的更多信息，请联系赛普拉斯销售

这场球连接到VDDIO 。有关此新一代双端口功能的更多信息，请联系赛普拉斯销售。

这场球连接到VSS 。有关此新一代双端口功能的更多信息，请联系赛普拉斯销售。

离开这个球无关。有关此功能的更多信息，请联系赛普拉斯销售。

离开这个球无关的64K X 72的配置。

离开这个球悬空为128K X 72和64K X72配置。

这些球是不适用CYD18S72V设备。他们需要连接到VDDIO 。

这些球是不适用CYD18S72V设备。他们需要连接到VSS 。

这些球是不适用CYD18S72V设备。他们需要的是无连接的。

文件编号： 38-06069牧师* D

第26 3

初步

引脚德网络nitions

左侧端口

–A

17L

“ BE

忙

L[2,5]

CE0

L[9]

CE1

L[8]

-DQ

71L

正确的端口

–A

17R

“ BE

忙

R[2,5]

CE0

R[9]

CE1

R[8]

-DQ

71R

地址输入。

描述

CYD04S72V

CYD09S72V

CYD18S72V

字节使能输入。

声称这些信号能够读取和写入操作

系统蒸发散到所述存储器阵列的相应字节。

繁忙的港口输出。

当检测到碰撞时，产生BUSY为有效。

输入时钟信号。

低电平有效芯片使能输入。

高电平有效芯片使能输入。

数据总线输入/输出。

输出使能输入。

这种异步信号必须被拉低到

使在读操作的DQ数据引脚。

邮箱中断标志输出。

邮箱允许通信

端口之间。上面的两个存储单元可以用于讯息

路过。 INT

被置为低电平时，正确的端口写入邮箱位置

左侧端口，反之亦然。中断到端口置为无效高电平时，

它读取其邮箱中的内容。

港口低速选择输入。

当低于100 MHz的运行时，

LowSPD关闭该端口的DLL 。

INT

LowSPD

L[2,4]

LowSPD

R[2,4]

PORTSTD [1 ：0]的

L[2,4,5]

PORTSTD [1 ：0]的

R[2,4,5]

端口地址/控制/数据I / O标准选择输入。

读/写

准备

L[2,5]

CNT / MSK

L[8]

ADS

L[9]

CNTEN

L[9]

CNTRST

L[8]

CNTINT

L[10]

WRP

[2,3]

读/写

准备

R[2,5]

CNT / MSK

R[8]

ADS

R[9]

CNTEN

R[9]

CNTRST

R[8]

CNTINT

R[10]

WRP

R[2,3]

RET

R[2,3]

FTSEL

R[2,3]

VREF

R[2,5]

VDDIO

转

[2,4]R

MRST

TRST

[2,5]

TMS

读/写使能输入。

断言此引脚为低电平写入，或HIGH阅读

从双端口存储器阵列。

端口输出做好准备。

这个信号将被置在一个端口可以正常

操作。

端口计数器/掩码选择输入。

计数器控制输入。

端口计数器地址的负载选通输入。

计数器控制输入。

端口计数使能输入。

计数器控制输入。

端口计数器复位输入。

计数器控制输入。

端口计数器中断输出。

该引脚为低电平时，未屏蔽

计数器的部分被增加至所有的“1 ” 。

端口计数器裹输入。

经过一阵计数器达到最大计数，

如果WRP低，未掩蔽的计数器位将被设置为0，如果高，计数器

将加载与存储在镜寄存器中的值。

端口计数器重传输入。

计数器控制输入。

流通中选择。

使用此引脚来选择流通方式。如果是

解除断言，该装置是在流水线模式。

端口外部高速IO指令输入。

IO端口供电。

预留管脚为将来的功能。

主复位输入。

MRST是一个异步输入信号并同时影响

端口。需要在开机后的主复位操作。

JTAG复位输入。

JTAG测试模式选择输入。

它控制的JTAG TAP状态前进

机。状态机的转换发生在TCK的上升沿。

RET

L[2,3]

FTSEL

L[2,3]

VREF

L[2,5]

VDDIO

转

[2,4]L

文件编号： 38-06069牧师* D

第26 4

初步

引脚德网络nitions

（续）

左侧端口

TDI

TCK

TDO

CORE

TTL

主复位

该FLEx72系列器件经过了一个完整的复位

服用MRST输入低电平。 MRST输入可切换

异步时钟。 MRST初始化内部

突发计数器置零，并且计数器屏蔽寄存器的所有

那些（暴露无遗）。 MRST也迫使邮箱

中断（ INT）标志和计数器中断（ CNTINT ）标志

HIGH 。 MRST必须在FLEx72家庭进行

上电后设备。

邮箱中断

上面的两个存储单元可以用于讯息

路过并允许端口之间的通信。

表2

显示使用18Mbit两个端口的中断操作

装置为例。最高的存储位置， 3FFFF

是的邮箱正确的端口和3FFFE的邮箱

左侧端口。

表2.shows

是，为了设置在INT

标志，一个

表2.中断操作示例

[1, 11, 12, 13]

左侧端口

功能

设置右INT

旗

复位INT权

旗

设置左INT

旗

重设左INT

旗

读/写

0L–17L

3FFFF

3FFFE

INT

读/写

正确的端口

描述

CYD04S72V

CYD09S72V

CYD18S72V

JTAG测试数据输入。

在TDI输入的数据将被串行移入选择

寄存器。

JTAG测试时钟输入。

JTAG测试数据输出。

TDO转换发生在TCK的下降沿。

TDO通常是三态，除了捕获数据时移出的

JTAG TAP 。

地输入。

核心供电。

LVTTL电源。

由左端口写操作，以解决3FFFF将断言

INT

低。至少有一个字节必须是活动的，在写

产生一个中断。在3FFFF位置的一个有效的阅读

正确的端口将复位INT

HIGH 。至少有一个字节必须是

活性，以便进行读出以复位中断。当一个端口

写入到另一个端口的邮箱，端口的INT的

邮箱属于被置为低电平。

该INT复位时，该邮箱的所有者（端口）读取

邮箱中的内容。中断标志的设置

流量 - 直通模式（即，它遵循写作的时钟边沿

端口）。此外，该标志在复位流量直通模式（即，它遵循

读端口的时钟沿）。

每个端口可以读取其他端口的邮箱无需重新设定

该中断。并且每个端口都可以写信给自己的邮箱

不设置该中断。如果应用程序不需要

消息传递， INT引脚应悬空。

0R–17R

3FFFF

3FFFE

INT

注意：

11. CE是内部信号。 CE =低中频CE

=低和CE

= HIGH 。对于一个单一的读操作，CE只需要在上升沿被置为有效，一旦

CLK和可之后被拉高。以下CLK上升沿后数据将出来，将是三态的下一个CLK上升沿后。

12. OE是“不关心”的邮箱的操作。

13.在至少一个BE0或BE7必须是低电平。

文件编号： 38-06069牧师* D

第26 5