CYD01S36V
CYD02S36V/CYD04S36V
CYD09S36V/CYD18S36V
FLEx36 3.3V 32K / 64K / 128K / 256K / 512× 36
同步双端口RAM
特点
■
■
■
■
■
■
■
功能说明
该FLEx36系列包括1兆位， 2兆， 4兆，9 Mb和
18 - Mbit的流水线，同步，真正的双端口静态RAM的
是高速，低功耗的3.3V CMOS 。提供两个端口，
允许独立的，同时访问任何位置
内存。一个特定的端口可以写入到一定位置时
另一个端口读取该位置。写的结果
由一个以上的端口在同一时间同一地点是
未定义。关于控制，地址和数据线寄存器使
最小的建立和保持时间。
在读取操作期间，数据被登记为下降周期
时间。每个端口包含在输入地址的突发计数器
注册。后从外部装入计数器的初始
地址，计数器内部递增地址（更
详情如下） 。内部写脉冲宽度是独立的
的R / W输入信号的持续时间。内部写脉冲
是自定时的，以允许尽可能短的周期时间。
在CE0高或低的CE1上一个时钟周期断电
内部电路，以减小静态功耗。一
周期芯片使断言，需要重新激活
输出。
其他功能还包括：突发柜台内的回读
在地址线的地址值，反掩码寄存器
控制计数器环绕，计数器中断（ CNTINT ）
标志上的地址线屏蔽寄存器值回读，
重发功能，中断标志信息传递，
为JTAG边界扫描和异步主复位
（ MRST ） 。
在这个系列中的CYD18S36V设备有限的功能。
请查看地址计数器和屏蔽寄存器操作
[19]
5页。
真正的双端口存储器单元，允许同时访问
相同的内存位置
同步流水线操作
家族1兆位， 2兆位， 4兆位， 9兆位和18兆位器件
流水线输出模式，可实现快速操作
0.18微米CMOS实现最佳的速度和力量
高速时钟对数据的访问
3.3V低功耗
主动低至225毫安（典型值）
待机低至55 mA（典型值）
邮箱功能，消息传递
全球主复位
独立的字节使能在两个端口
商用和工业温度范围
IEEE 1149.1兼容的JTAG边界扫描
256球FBGA （ 1毫米间距）
围绕控制柜保鲜膜
内部屏蔽寄存器控制计数器环绕式
反中断标志位来表示回绕
内存块重传操作
对地址线反回读
对地址线屏蔽寄存器回读
双芯片使两个端口，方便扩展深度
无缝迁移到下一代双端口系列
■
■
■
■
■
■
■
■
■
■
■
无缝迁移到下一代双端口
家庭
赛普拉斯提供了这个家庭的迁移路径的所有设备的
在双端口家族与兼容下一代设备
足迹。请联系赛普拉斯销售的更多细节。
表1.产品选择指南
密度
产品型号
马克斯。速度（MHz ）
马克斯。访问时间 - 时钟到数据
（纳秒）
典型工作电流（mA ）
包
1兆位
（ 32K ×36 ）
CYD01S36V
167
4.0
225
2兆位
（ 64K ×36 ）
CYD02S36V
167
4.4
225
4兆位
（ 128K ×36 ）
CYD04S36V
167
4.0
225
9兆位
（ 256K ×36 ）
CYD09S36V
167
4.0
270
18兆位
（ 512K ×36 ）
CYD18S36V
133
5.0
315
256 FBGA
256 FBGA
256 FBGA
256 FBGA
256 FBGA
（17毫米× 17mm）的（17毫米× 17mm）的（17毫米× 17mm）的（17毫米× 17mm）的（23毫米× 23毫米）
赛普拉斯半导体公司
文件编号： 38-06076牧师* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年3月12日
[+ ]反馈
CYD01S36V
CYD02S36V/CYD04S36V
CYD09S36V/CYD18S36V
逻辑框图
[1]
FTSEL
L
配置块
PORTSTD [1 ：0]的
L
配置块
PORTSTD [1 ：0]的
R
FTSEL
R
DQ [35 ：0]的
L
BE [3：0 ]
L
CE0
L
CE1
L
OE
L
读/写
L
IO
控制
IO
控制
DQ [35 ：0]的
R
BE [3：0 ]
R
CE0
R
CE1
R
OE
R
读/写
R
双端口阵列
忙
L
仲裁逻辑
忙
R
A [18:0]
L
CNT / MSK
L
ADS
L
CNTEN
L
CNTRST
L
RET
L
CNTINT
L
C
L
WRP
L
地址&
计数器逻辑
地址&
计数器逻辑
A [18:0]
R
CNT / MSK
R
ADS
R
CNTEN
R
CNTRST
R
RET
R
CNTINT
R
C
R
WRP
R
邮箱
INT
L
INT
R
JTAG
TRST
TMS
TDI
TDO
TCK
准备
L
LowSPD
L
RESET
逻辑
MRST
准备
R
LowSPD
R
记
1. 18兆位器件具有19个地址位， 9兆位器件具有18个地址位， 4兆位器件具有17个地址位， 2兆位器件具有16个地址位，和1兆位器件具有
15个地址位。
文件编号： 38-06076牧师* F
第28 2
[+ ]反馈
CYD01S36V
CYD02S36V/CYD04S36V
CYD09S36V/CYD18S36V
销刀豆网络gurations
图1.引脚图 - 256球FBGA （顶视图）
CYD01S36V/CYD02S36V/CYD04S36V/CYD09S36V/CYD18S36V
1
A
DQ32L
2
DQ30L
3
DQ28L
4
DQ26L
5
DQ24L
6
DQ22L
7
DQ20L
8
DQ18L
9
DQ18R
10
DQ20R
11
DQ22R
12
DQ24R
13
DQ26R
14
DQ28R
15
DQ30R
16
DQ32R
B
DQ33L
DQ31L
DQ29L
DQ27L
DQ25L
DQ23L
DQ21L
DQ19L
DQ19R
DQ21R
DQ23R
DQ25R
DQ27R
DQ29R
DQ31R
DQ33R
C
DQ34L
DQ35L
RETL [2,3 ]
INTL
NC
[2,5]
NC
[2,5]
REVL [2,4]
TRST [ 2,5]
MRST
NC
[2,5]
NC
[2,5]
NC
[2,5]
INTR
RETR [2,3 ]
DQ35R
DQ34R
D
A0L
A1L
WRPL
[2,3]
VREFL
[2,4]
FTSELL
[2,3]
LOWSPDL
[2,4]
VSS
VTTL
VTTL
VSS
LOWSPDR
[2,4]
FTSELR
[2,3]
VREFL
[2,4]
WRPR [2,3]
A1R
A0R
E
A2L
A3L
CE0L [11]
CE1L [10]
VDDIOL
VDDIOL
VDDIOL
VCORE
VCORE
VDDIOR
VDDIOR
VDDIOR
CE1R [10]
CE0R [11]
A3R
A2R
F
A4L
A5L
CNTINTL
[12]
BE3L
VDDIOL
VSS
VSS
VSS
VSS
VSS
VSS
VDDIOR
BE3R
CNTINTR
[12]
A5R
A4R
G
A6L
A7L
BUSYL
[2,5]
BE2L
转
L
[2,3]
VSS
VSS
VSS
VSS
VSS
VSS
VDDIOR
BE2R
BUSYR
[2,5]
A7R
A6R
H
A8L
A9L
CL
VTTL
VCORE
VSS
VSS
VSS
VSS
VSS
VSS
VCORE
VTTL
CR
A9R
A8R
J
A10L
A11L
VSS
PORTSTD1
L[2,4]
VCORE
VSS
VSS
VSS
VSS
VSS
VSS
VCORE
PORTSTD1
R[2,4]
VSS
A11R
A10R
K
A12L
A13L
OEL
BE1L
VDDIOL
VSS
VSS
VSS
VSS
VSS
VSS
VDDIOR
BE1R
OER
A13R
A12R
L
A14L
A15L
[6]
ADSL
[11]
BE0L
VDDIOL
VSS
VSS
VSS
VSS
VSS
VSS
VDDIOR
BE0R
ADSR
[11]
A15R
[6]
A14R
M
A16L
[7]
A17L
[8]
R / WL
REVL [2,4]
VDDIOL
VDDIOL
VDDIOL
VCORE
VCORE
VDDIOR
VDDIOR
VDDIOR
REVR [2,4]
R / WR
A17R
[8]
A16R
[7]
N
A18L
[9]
A19L
[2,5]
CNT / MSKL
[10]
VREFL
[2,4]
PortSTD0L
[2,4]
READYL
[2,5]
转
L
[2,3]
VTTL
VTTL
转
R
[2,3]
READYR
[2,5]
PortSTD0R
[2,4]
VREFR
[2,4]
CNT / MSKR
[10]
A19R [ 2,5]
A18R
[9]
P
DQ16L
DQ17L
CNTENL
[11]
CNTRSTL
[10]
NC
[2,5]
NC
[2,5]
TCK
TMS
TDO
TDI
NC
[2,5]
NC
[2,5]
CNTRSTR
[10]
CNTENR
[11]
DQ17R
DQ16R
R
DQ15L
DQ13L
DQ11L
DQ9L
DQ7L
DQ5L
DQ3L
DQ1L
DQ1R
DQ3R
DQ5R
DQ7R
DQ9R
DQ11R
DQ13R
DQ15R
T
DQ14L
DQ12L
DQ10L
DQ8L
DQ6L
DQ4L
DQ2L
DQ0L
DQ0R
DQ2R
DQ4R
DQ6R
DQ8R
DQ10R
DQ12R
DQ14R
笔记
2.这场球代表的下一代双端口功能。有关此功能的更多信息，请联系赛普拉斯销售。
3.这场球连接到VDDIO 。有关此新一代双端口功能的更多信息，请联系赛普拉斯销售。
4.这场球连接到VSS 。有关此新一代双端口功能的更多信息，请联系赛普拉斯销售。
5.请将此球悬空。有关此功能的更多信息，请联系赛普拉斯销售。
6.请将此球悬空为32K X 36configuration 。
7.请将此球悬空为64K ×36 ， 32K ×36的配置。
8.请将此球悬空为128K ×36 ， 64K ×36和32K ×36的配置。
9.请将此球悬空为256K ×36 ， 128K ×36 ， 64K ×36和32K ×36的配置。
10.这些球是不适用CYD18S36V设备。他们需要连接到VDDIO 。
11.这些球是不适用CYD18S36V设备。他们需要连接到VSS 。
12.这些球是不适用CYD18S36V设备。他们需要的是无连接的。
文件编号： 38-06076牧师* F
第28 3
[+ ]反馈
CYD01S36V
CYD02S36V/CYD04S36V
CYD09S36V/CYD18S36V
引脚德网络nitions
左侧端口
A
0L
–A
18L
BE
0L
“ BE
3L
忙
L[2,5]
C
L
CE0
L[11]
CE1
L
[10]
正确的端口
A
0R
–A
18R
BE
0R
“ BE
3R
忙
R[2,5]
C
R
CE0
R[11]
CE1
R
[10]
描述
地址输入。
字节使能输入。
声称这些信号能够读取和写入操作的
对应的存储器阵列的字节。
繁忙的港口输出。
当检测到碰撞时，产生BUSY为有效。
输入时钟信号。
低电平有效芯片使能输入。
高电平有效芯片使能输入。
数据总线输入/输出。
输出使能输入。
这种异步信号必须被拉低，使DQ
在读操作数据引脚。
邮箱中断标志输出。
邮箱允许端口之间的通信。该
上面的两个存储单元可以用于讯息传递。 INT
L
为低电平
当右端口写入到左侧端口的邮箱位置，反之亦然。中断
一个端口被拉高HIGH时，读取其邮箱中的内容。
港口低速选择输入。
读/写使能输入。
断言此引脚为低电平写入或高从双阅读
端口存储器阵列。
端口输出做好准备。
这个信号置位，当一个端口可以正常运行。
端口计数器/掩码选择输入。
计数器控制输入。
端口计数器地址的负载选通输入。
计数器控制输入。
端口计数使能输入。
计数器控制输入。
端口计数器复位输入。
计数器控制输入。
端口计数器中断输出。
该引脚为低电平时的未屏蔽部分
该计数器被增加为全“ 1” 。
端口计数器裹输入。
突发计数器包装控制输入。
端口计数器重传输入。
计数器控制输入。
流通中选择。
使用此引脚来选择流通方式。当被去断言，
该装置是在流水线模式。
端口外部高速IO指令输入。
IO端口供电。
预留管脚为将来的功能。
主复位输入。
MRST是一个异步输入信号，并影响两个端口。一
需要在加电时微波激射器的复位操作。
JTAG复位输入。
JTAG测试模式选择输入。
它控制JTAG TAP状态机的前进。状态
机转换发生在TCK的上升沿。
JTAG测试数据输入。
在TDI输入的数据被串行移入选中的寄存器。
JTAG测试时钟输入。
JTAG测试数据输出。
TDO转换发生在TCK的下降沿。 TDO是
一般三态，除非捕获的数据被移出JTAG TAP的。
地输入。
核心供电。
用于JTAG的IO LVTTL电源
DQ
0L
-DQ
35L
OE
L
INT
L
DQ
0R
-DQ
35R
OE
R
INT
R
LowSPD
L[2,4]
读/写
L
准备
L[2,5]
CNT / MSK
L[10]
ADS
L[11]
CNTEN
L[11]
CNTRST
L[10]
CNTINT
L[12]
WRP
L[2,3]
RET
L
[2,3]
LowSPD
R[2,4]
读/写
R
准备
R[2,5]
CNT / MSK
R[10]
ADS
R[11]
CNTEN
R
[11]
[10]
PORTSTD [1 ：0]的
L[2,4]
PORTSTD [1 ：0]的
R[2,4]
端口地址/控制/数据IO标准选择输入。
CNTRST
R
CNTINT
R
[12]
WRP
R[2,3]
RET
R[2,3]
FTSEL
R[2,3]
VREF
R[2,4]
V
DDIOR
转
R[2, 3, 4]
MRST
TRST
[2,5]
TMS
TDI
TCK
TDO
V
SS
V
CORE[13]
V
TTL
FTSEL
L[2,3]
VREF
L[2,4]
V
DDIOL
转
L
[2, 3, 4]
文件编号： 38-06076牧师* F
第28 4
[+ ]反馈
CYD01S36V
CYD02S36V/CYD04S36V
CYD09S36V/CYD18S36V
主复位
该FLEx36系列器件经过完全复位，采取
其MRST输入低电平。该MRST输入可切换asynchro-
nously到的时钟。一个MRST初始化内部爆裂
计数器置零，并且计数器屏蔽寄存器为全
（暴露无遗） 。 MRST也迫使邮箱中断
（ INT）标志和计数器中断（ CNTINT ）标志HIGH 。
MRST必须在FLEx36系列器件后进行
电。
地址计数器和屏蔽寄存器
操作
[19]
本节介绍的功能仅适用于为1Mbit ， 2兆，
4兆位和9兆位的设备。它并不适用于18Mbit设备。
这些设备中的每一个端口都具有可编程脉冲串地址
计数器。突发计数器包含三个寄存器：计数器
寄存器，屏蔽寄存器，和一个反射镜寄存器。
该
计数器寄存器
包含用于访问的地址
RAM阵列。它是仅由计数器加载改变，递增
计数器复位，并通过主复位（ MRST ）操作。
该
屏蔽寄存器
值会影响增量和计数器
通过防止的相应位复位操作
更改计数器寄存器。它也影响计数器
中断输出（ CNTINT ） 。掩模寄存器只能通过改变
面具加载和面膜复位操作，并通过MRST 。
屏蔽寄存器定义了计数器的计数范围
注册。它把计数器寄存器分为两个区域：零或
在最显著比特更多的“0 ”定义的掩模区，
在至少显著位的一个或多个“1”定义的未屏蔽的
区。位0也可以是“0”，掩蔽至少显著
计数器位和使计数器由两个递增，而不是
的one.l
该
镜子注册
用于重载计数器寄存器上
增量操作（请参阅“转发， ”下） 。它总是
包含最后加载到计数器寄存器中的值，并且是
只有改变由计数器加载和计数器复位操作
系统蒸发散，并且由MRST 。
表3
第6页总结了这些寄存器的操作
和所要求的输入控制信号。该MRST控制信号
是异步的。中的所有其它的控制信号
表3
在页
6 （CNT / MSK， CNTRST ，ADS CNTEN ）被同步到
端口的CLK 。所有这些计数器和口罩操作
独立端口的芯片使能输入（ CE0和CE1 ） 。
邮箱中断
上面的两个存储单元可以用于讯息
路过并允许端口之间的通信。
表2
显示了CYD18S36V的两个端口的中断操作。该
最高的存储位置， 7FFFF的邮箱正确的端口
和7FFFE是邮箱为左端口。
表2
显示，以
设置INT
R
标志，由左端口写操作，以解决
7FFFF称INT
R
低。至少有一个字节必须是活动的一
写，以产生一个中断。在7FFFF的有效阅读
通过正确的端口位置复位INT
R
HIGH 。至少有一个字节
必须是活动的，以便为读取复位中断。当
一个端口写入到另一个端口的邮箱，端口的INT
该邮箱属于被置为低电平。该INT复位
当邮箱的所有者（端口）读的内容
邮箱。中断标志的设置流动直通模式（即，它
遵循写作端口的时钟沿） 。此外，该标志被复位
在流通直通模式（即，它遵循阅读的时钟边沿
端口）。
每个端口可以读取其他端口的邮箱，无需重新设置
中断。并且每个端口都可以写信给自己的邮箱，而
设置中断。如果应用程序不需要消息
顺带一提， INT引脚必须悬空。
表2.中断操作示例
[1, 14, 15, 16, 17, 18]
功能
设置右INT
R
旗
复位INT权
R
旗
设置左INT
L
旗
重设左INT
L
旗
左侧端口
读/写
L
L
X
X
H
CE
L
L
X
X
L
A
0L–18L
7FFFF
X
X
7FFFE
INT
L
X
X
L
H
读/写
R
X
H
L
X
CE
R
X
L
L
X
正确的端口
A
0R–18R
X
7FFFF
7FFFE
X
INT
R
L
H
X
X
笔记
13.该系列双端口不使用V
CORE
，而这些引脚内部NC 。新一代双端口系列， FLEx36 -E ，采用V
CORE
的1.5V或1.8V 。
请联系当地的赛普拉斯FAE获取更多信息。
14. CE是内部信号。 CE =低中频CE
0
=低和CE
1
= HIGH 。对于一个单一的读操作，CE只需要在CLK的上升沿被置位一次和
可之后被拉高。数据是出了以下CLK上升沿后，是三态的下一个CLK上升沿后。
15. OE是“不关心”的邮箱的操作。
16.在至少一个BE0的， BE1 ， BE2 ， BE3或必须为低。
17. A17x是NC的CYD04S36V ，因此中断地址是1FFFF和1FFFE 。 A17x和A16x是NC的CYD02S36V ，因此中断地址
是FFFF和FFFE ; A17x ， A16x和A15x是NC的CYD01S36V ，因此中断地址是7FFF和7FFE 。
18. “X” = “不关心”，“ H” =高， “L” =低。
19.本节介绍CYD09S36V ， CYD04S36V ， CYD02S36V和CYD01S36V其中有18 ， 17 ， 16和15位地址。
文件编号： 38-06076牧师* F
第28 5
[+ ]反馈
初步
CYD01S36V
CYD02S36V/CYD04S36V
CYD09S36V/CYD18S36V
FLEx36
TM
3.3V 32K / 64K / 128K / 256K / 512× 36
同步双端口RAM
特点
真正的双端口存储器单元允许同时
相同的内存位置的访问
同步流水线操作
家庭1兆， 2兆， 4兆，9兆和18兆的
器件
流水线式输出模式，可实现快速操作
0.18微米CMOS最佳的速度和力量
高速时钟的数据访问
3.3V低功耗
- 主动低至225毫安（典型值）
- 待机低至55 mA（典型值）
邮箱功能，消息传递
全球主复位
独立的字节使能上的两个端口
商业和工业温度范围
IEEE 1149.1兼容的JTAG边界扫描
256球FBGA （ 1毫米间距）
围绕控制计数器包
- 内部屏蔽寄存器控制计数器环绕式
- 反中断标志位来表示回绕
- 内存块重传操作
在地址线反回读
在地址线屏蔽寄存器回读
双芯片使两个端口，便于深度
扩张
无缝迁移到下一代双端口系列
功能说明
该FLEx36系列包括1兆位， 2兆， 4兆， 9兆位和
18 - Mbit的流水线，同步，真正的双端口静态RAM
这是高速，低功耗3.3V CMOS 。两个端口
规定，允许独立的，同时访问任何
位置在存储器中。一个特定的端口可以写在一定
位置，而另一个端口读出该位置。结果
的写入到相同的位置由一个以上的端口处
同一时间是不确定的。对控制寄存器，地址和
数据线允许的最小的建立时间和保持时间。
在读取操作期间，数据被登记为下降
周期时间。每个端口包含在输入了一阵柜台
地址寄存器。经过外部装载计数器，具有
初始地址，计数器将递增地址间
应受（更多详情后） 。内部写脉冲宽度是
独立的R / W输入信号的持续时间。该
内部写脉冲是自定时的，以允许尽可能短的
周期时间。
在CE0高或低的CE1上一个时钟周期意志力
向下的内部电路，以降低静电力
消费。一个周期芯片使断言是必需的
重新激活该输出。
其他功能还包括：突发柜台内的回读
在地址线的地址值，反掩码寄存器
控制计数器环绕，计数器中断（ CNTINT ）
标志上的地址线屏蔽寄存器值回读，
重发功能，中断标志信息传递，
为JTAG边界扫描和异步主复位
（ MRST ） 。
在这个系列中的CYD18S36V设备有限的功能。
请查看地址计数器和屏蔽寄存器操作
系统蒸发散
[18]
5页。
无缝迁移到下一代双端口系列
赛普拉斯提供了这个家庭的迁移路径的所有设备
用在双端口家族的下一代设备
兼容的足迹。请联系赛普拉斯销售更多的
详细信息。
表1.产品选择指南
密度
产品型号
马克斯。速度（MHz ）
马克斯。访问时间 - 时钟到数据
（纳秒）
典型工作电流（mA ）
包
1兆位
（ 32K ×36 ）
CYD01S36V
167
4.0
225
2兆位
（ 64K ×36 ）
CYD02S36V
167
4.0
225
4兆位
（ 128K ×36 ）
CYD04S36V
167
4.0
225
9兆位
（ 256K ×36 ）
CYD09S36V
167
4.0
270
18兆位
（ 512K ×36 ）
CYD18S36V
133
5.0
315
256 FBGA
256 FBGA
256 FBGA
256 FBGA
256 FBGA
（17毫米× 17mm）的（17毫米× 17mm）的（17毫米× 17mm）的（17毫米× 17mm）的（23毫米× 23毫米）
赛普拉斯半导体公司
文件编号： 38-06076牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2005年1月27日
初步
逻辑框图
[1]
FTSEL
L
配置块
PORTSTD [1 ：0]的
L
CYD01S36V
CYD02S36V/CYD04S36V
CYD09S36V/CYD18S36V
FTSEL
R
配置块
PORTSTD [1 ：0]的
R
DQ [35 ：0]的
L
BE [3：0 ]
L
CE0
L
CE1
L
OE
L
读/写
L
IO
控制
IO
控制
DQ [35 ：0]的
R
BE [3：0 ]
R
CE0
R
CE1
R
OE
R
读/写
R
双端口阵列
忙
L
A [18:0]
L
CNT / MSK
L
ADS
L
CNTEN
L
CNTRST
L
RET
L
CNTINT
L
C
L
WRP
L
仲裁逻辑
忙
R
A [18:0]
R
CNT / MSK
R
ADS
R
CNTEN
R
CNTRST
R
RET
R
CNTINT
R
C
R
WRP
R
地址&
计数器逻辑
地址&
计数器逻辑
邮箱
INT
L
INT
R
JTAG
TRST
TMS
TDI
TDO
TCK
准备
L
LowSPD
L
RESET
逻辑
MRST
准备
R
LowSPD
R
注意：
1. 18兆位器件具有19个地址位， 9兆位器件具有18个地址位， 4兆位器件具有17个地址位， 2兆位器件具有16个地址位，和1兆位器件
有15个地址位。
文件编号： 38-06076牧师* B
第28 2
初步
销刀豆网络gurations
CYD01S36V
CYD02S36V/CYD04S36V
CYD09S36V/CYD18S36V
256球FBGA
（ TOP VIEW ）
CYD01S36V/CYD02S36V/CYD04S36V/CYD09S36V/CYD18S36V
1
2
DQ30L
3
DQ28L
4
DQ26L
5
DQ24L
6
DQ22L
7
DQ20L
8
DQ18L
9
DQ18R
10
DQ20R
11
DQ22R
12
DQ24R
13
DQ26R
14
DQ28R
15
DQ30R
16
DQ32R
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
DQ32L
DQ33L
DQ31L
DQ29L
DQ27L
DQ25L
DQ23L
DQ21L
DQ19L
DQ19R
DQ21R
DQ23R
DQ25R
DQ27R
DQ29R
DQ31R
DQ33R
DQ34L
DQ35L
RETL [2,3 ]
INTL
NC
[2,5]
NC
[2,5]
REVL [2,4]
TRST [ 2,5]
MRST
VSS
NC
[2,5]
NC
[2,5]
INTR
RETR [2,3 ]
DQ35R
DQ34R
A0L
A1L
WRPL
[2,3]
VREFL
[2,4]
FTSELL
[2,3]
LOWSPDL
[2,4]
VSS
VTTL
VTTL
VSS
LOWSPDR
[2,4]
FTSELR
[2,3]
VREFL
[2,4]
WRPR [2,3]
A1R
A0R
A2L
A3L
CE0L
[11]
CE1L [10]
VDDIOL
VDDIOL
VDDIOL
VCORE
VCORE
VDDIOR
VDDIOR
VDDIOR
CE1R [10]
CE0R [11]
A3R
A2R
A4L
A5L
CNTINTL
[12]
BE3L
VDDIOL
VSS
VSS
VSS
VSS
VSS
VSS
VDDIOR
BE3R
CNTINTR
[12]
BUSYR
[2,5]
A5R
A4R
A6L
A7L
BUSYL
[2,5]
BE2L
VDDIOL
VSS
VSS
VSS
VSS
VSS
VSS
VDDIOR
BE2R
A7R
A6R
A8L
A9L
CL
VTTL
VCORE
VSS
VSS
VSS
VSS
VSS
VSS
VCORE
VTTL
CR
A9R
A8R
A10L
A11L
VSS
PORTSTD1
L[2,4]
VCORE
VSS
VSS
VSS
VSS
VSS
VSS
VCORE
PORTSTD1
R[2,4]
VSS
A11R
A10R
A12L
A13L
OEL
BE1L
VDDIOL
VSS
VSS
VSS
VSS
VSS
VSS
VDDIOR
BE1R
OER
A13R
A12R
A14L
A15L
[6]
ADSL
[11]
BE0L
VDDIOL
VSS
VSS
VSS
VSS
VSS
VSS
VDDIOR
BE0R
ADSR
[11]
A15R
[6]
A14R
A16L
[7]
A17L
[8]
R / WL
REVL [2,4]
VDDIOL
VDDIOL
VDDIOL
VCORE
VCORE
VDDIOR
VDDIOR
VDDIOR
REVR [2,4]
R / WR
A17R
[8]
A16R
[7]
A18L
[9]
A19L
[2,5]
CNT / MSKL
[10]
CNTENL
[11]
VREFL
[2,4]
PortSTD0L
[2,4]
READYL
[2,5]
REVL [2,3 ]
VTTL
VTTL
REVR [2,3 ]
READYR
[2,5]
PortSTD0R
[2,4]
VREFR
[2,4]
CNT / MSKR
[10]
CNTENR
[11]
A19R [ 2,5]
A18R
[9]
DQ16L
DQ17L
CNTRSTL
[10]
NC
[2,5]
NC
[2,5]
TCK
TMS
TDO
TDI
NC
[2,5]
NC
[2,5]
CNTRSTR
[10]
DQ17R
DQ16R
DQ15L
DQ13L
DQ11L
DQ9L
DQ7L
DQ5L
DQ3L
DQ1L
DQ1R
DQ3R
DQ5R
DQ7R
DQ9R
DQ11R
DQ13R
DQ15R
DQ14L
DQ12L
DQ10L
DQ8L
DQ6L
DQ4L
DQ2L
DQ0L
DQ0R
DQ2R
DQ4R
DQ6R
DQ8R
DQ10R
DQ12R
DQ14R
注意事项：
2.本球会代表的下一代双端口功能。有关此功能的更多信息，请联系赛普拉斯销售。
3.这场球连接到VDDIO 。有关此新一代双端口功能的更多信息，请联系赛普拉斯销售。
4.这场球连接到VSS 。有关此新一代双端口功能的更多信息，请联系赛普拉斯销售。
5.请将此球悬空。有关此功能的更多信息，请联系赛普拉斯销售。
6.请将此球悬空为32K X 36configuration 。
7.请将此球悬空为64K ×36 ， 32K ×36的配置。
8.请将此球悬空为128K ×36 ， 64K ×36和32K ×36的配置。
9.请将此球悬空为256K ×36 ， 128K ×36 ， 64K ×36和32K ×36的配置。
10.这些球是不适用CYD18S36V设备。他们需要连接到VDDIO 。
11.这些球是不适用CYD18S36V设备。他们需要连接到VSS 。
12.这些球是不适用CYD18S36V设备。他们需要的是无连接的。
文件编号： 38-06076牧师* B
第28 3
初步
引脚德网络nitions
左侧端口
A
0L
–A
18L
BE
0L
“ BE
3L
忙
L[2,5]
C
L
CE0
L[11]
CE1
L[10]
DQ
0L
-DQ
35L
OE
L
INT
L
正确的端口
A
0R
–A
18R
BE
0R
“ BE
3R
忙
R[2,5]
C
R
CE0
R[11]
CE1
R[10]
DQ
0R
-DQ
35R
OE
R
INT
R
地址输入。
CYD01S36V
CYD02S36V/CYD04S36V
CYD09S36V/CYD18S36V
描述
字节使能输入。
声称这些信号能够读取和写入操作
到所述存储器阵列的相应字节。
繁忙的港口输出。
当检测到碰撞时，产生BUSY为有效。
输入时钟信号。
低电平有效芯片使能输入。
高电平有效芯片使能输入。
数据总线输入/输出。
输出使能输入。
这种异步信号必须被拉低，使
在读操作的DQ数据引脚。
邮箱中断标志输出。
间的邮箱允许通信
端口。上面的两个存储单元可以用于讯息传递。 INT
L
is
置为低电平时，正确的端口写入左端口的邮箱位置，
反之亦然。中断到端口置为无效HIGH时，它读取的内容
它的邮箱。
港口低速选择输入。
LowSPD
L[2,4]
PORTSTD [1 ：0]的
L[2,4]
读/写
L
准备
L[2,5]
CNT / MSK
L[10]
ADS
L[11]
CNTEN
L[11]
CNTRST
L[10]
CNTINT
L[12]
WRP
L[2,3]
RET
L[2,3]
FTSEL
L[2,3]
VREF
L[2,4]
V
DDIOL
转
L [2, 3, 4]
MRST
LowSPD
R[2,4]
PORTSTD [1 ：0]的
R[2,4]
端口地址/控制/数据I / O标准选择输入。
读/写
R
准备
R[2,5]
CNT / MSK
R[10]
ADS
R[11]
CNTEN
R[11]
CNTRST
R[10]
CNTINT
R[12]
WRP
R[2,3]
RET
R[2,3]
FTSEL
R[2,3]
VREF
R[2,4]
V
DDIOR
转
R [2, 3, 4]
读/写使能输入。
断言此引脚为低电平写入或高从阅读
双端口存储器阵列。
端口输出做好准备。
这个信号将被置在一个端口可以正常
操作。
端口计数器/掩码选择输入。
计数器控制输入。
端口计数器地址的负载选通输入。
计数器控制输入。
端口计数使能输入。
计数器控制输入。
端口计数器复位输入。
计数器控制输入。
端口计数器中断输出。
该引脚为低电平时，未屏蔽
计数器的部分被增加至所有的“1 ” 。
端口计数器裹输入。
突发计数器包装控制输入。
端口计数器重传输入。
计数器控制输入。
流通中选择。
使用此引脚来选择流通方式。如果是
解除断言，该装置是在流水线模式。
端口外部高速IO指令输入。
IO端口供电。
预留管脚为将来的功能。
主复位输入。
MRST是一个异步输入信号，并影响两个端口。
需要在上电时阿微波激射器的复位操作。
JTAG复位输入。
JTAG测试模式选择输入。
它控制JTAG TAP状态机的前进。
状态机的转换发生在TCK的上升沿。
JTAG测试数据输入。
在TDI输入的数据将被串行移入选择
寄存器。
第28 4
TRST
[2,5]
TMS
TDI
文件编号： 38-06076牧师* B
初步
引脚德网络nitions
（续）
左侧端口
TCK
TDO
V
SS
V
CORE
V
TTL
正确的端口
JTAG测试时钟输入。
CYD01S36V
CYD02S36V/CYD04S36V
CYD09S36V/CYD18S36V
描述
JTAG测试数据输出。
TDO转换发生在TCK的下降沿。 TDO
通常是三态，除非捕获的数据被移出JTAG TAP的。
地输入。
核心供电。
用于JTAG的IO LVTTL电源
表明，为了设定在INT
R
标志，进行写入操作
左侧端口来解决7FFFF将会触发INT
R
低。至少
一个字节已经被激活了写来产生中断。
在7FFFF位置由右口一个有效的读操作将重置
INT
R
HIGH 。至少有一个字节必须是有源为了使
读复位中断。当一个端口写入到另一个
端口的邮箱，端口的INT的邮箱所属
为低电平。 int是复位时的所有者（口）
邮箱读取邮箱中的内容。中断标志
在被设定的流通模式（即，它遵循的时钟边缘
写端口）。另外，该标志被复位在流动 - 直通模式（即，它
如下读端口的时钟沿） 。
每个端口可以读取其他端口的邮箱无需重新设定
该中断。并且每个端口都可以写信给自己的邮箱
不设置该中断。如果应用程序不需要
消息传递， INT引脚应悬空。
主复位
该FLEx36系列器件经过了一个完整的复位
同时其MRST输入低电平。该MRST输入可切换
异步时钟。一个MRST初始化内部
突发计数器置零，并且计数器屏蔽寄存器的所有
那些（暴露无遗） 。 MRST也迫使邮箱
中断（ INT）标志和计数器中断（ CNTINT ）标志
HIGH 。 MRST必须在FLEx36家庭进行
上电后设备。
邮箱中断
上面的两个存储单元可以用于讯息
路过并允许端口之间的通信。
表2
显示了CYD18S36V的两个端口的中断操作。
最高的存储位置， 7FFFF是邮箱为
正确的端口， 7FFFE的邮箱左侧的端口。
表2
表2.中断操作示例
[1, 13, 14, 15, 16, 17]
左侧端口
功能
设置右INT
R
旗
复位INT权
R
旗
设置左INT
L
旗
重设左INT
L
旗
读/写
L
L
X
X
H
CE
L
L
X
X
L
A
0L–18L
7FFFF
X
X
7FFFE
正确的端口
INT
L
X
X
L
H
读/写
R
X
H
L
X
CE
R
X
L
L
X
A
0R–18R
X
7FFFF
7FFFE
X
INT
R
L
H
X
X
地址计数器和屏蔽寄存器
操作
[18]
本节介绍的功能仅适用于为1Mbit ， 2兆，
4兆位和9兆位的设备。它并不适用于18Mbit设备。
这些设备中的每一个端口都具有可编程脉冲串地址
计数器。突发计数器包含三个寄存器：计数器
寄存器，屏蔽寄存器，和一个反射镜寄存器。
该
计数器寄存器
包含用于访问的地址
RAM阵列。它是仅由计数器加载改变，递增
计数器复位，并通过主复位（ MRST ）操作。
该
屏蔽寄存器
值会影响增量和计数器
通过防止的相应位复位操作
更改计数器寄存器。它也影响计数器
中断输出（ CNTINT ） 。掩模寄存器只改变
由掩码负载和面膜的复位操作，并且由
MRST 。掩码寄存器定义的计数范围
计数器寄存器。它把计数器寄存器分为二
区域：零个或多个“0 ”，在最显著位定义
掩模区中的至少显著位，一个或多个“1”
定义东窗事发区域。位0也可以是“ 0”时，掩蔽
所述至少显著计数器位和使所述计数器以
由两个而不是一个递增。
镜子注册
用于重载计数器寄存器上
增量操作（请参阅“转发， ”下） 。它总是
包含最后加载到计数器寄存器中的值，并且是
只有改变由计数器加载和计数器复位操作
系统蒸发散，并且由MRST 。
注意事项：
13. CE是内部信号。 CE =低中频CE
0
=低和CE
1
= HIGH 。对于一个读操作， CE只需要在CLK的上升沿被认定一次
并且可以之后被拉高。以下CLK上升沿后数据将出来，将是三态的下一个CLK上升沿后。
14. OE是“不关心”的邮箱的操作。
15.在至少一个BE0的， BE1 ， BE2 ， BE3或必须为低。
16. A17x是NC的CYD04S36V ，因此中断地址是1FFFF和1FFFE 。 A17x和A16x是NC的CYD02S36V ，因此中断地址
是FFFF和FFFE ; A17x ， A16x和A15x是NC的CYD01S36V ，因此中断地址是7FFF和7FFE 。
17. “X” = “不关心”，“ H” =高， “L” =低。
文件编号： 38-06076牧师* B
第28 5
QQ：2881677436 复制
