添加收藏夹  设为首页  深圳服务热线:13692101218  13751165337
51电子网联系电话:13692101218
位置:首页 > IC型号导航 > 首字符C型号页 > 首字符C的型号第346页 > CY7C9689A
CY7C9689A
TAXI 兼容的HOTLink
收发器
特点
第二代的HOTLink
技术
AMD AM7968 / 7969 TAXIchip 兼容
8位的4B / 5B位或10位5B / 6B的NRZI编码的数据传输
10位或12位的NRZI预编码的(旁路)数据
运输
同步TTL并行接口
嵌入式/旁路256个字符的发送和
接收FIFO
50到200 MBd的串行信号传输速率
内部锁相环( PLL)的,没有外部
PLL元件
双差分PECL兼容的串行输入和
输出
兼容光纤模块和铜电缆
内建自测试( BIST )的链路测试
链路质量指示
单+ 5.0V ± 10 %电源
100引脚TQFP
编码器,以提高它的串行传输特性。
这些编码的字符,然后序列化,转化为
NRZI ,并从两个PECL兼容的差动变压器的输出
在比特率的10或20倍的使命线路驱动器
在8位输入的基准时钟(或10位旁路)模式,或12 ,或
24倍于基准时钟中的10位(或12位旁路)模式。
在CY7C9689A的HOTLink的接收部分接受
串行比特流由两个PECL兼容差1
线路接收器,并使用一个完全集成的PLL时钟
同步器,恢复必要的定时信息
数据重构。将回收的比特流被转换
从NRZI到NRZ ,反序列化,装裱成字符,
4B / 5B或5B / 6B解码,并检查传输
错误。回收的8位或10位字符解码然后
写入到内部接收FIFO ,并提交给
目标主机系统。
集成的4B / 5B和5B / 6B编码器/解码器可以是
对于目前外部系统旁路(禁用)
编码,或在并行接口的加扰数据。与
编码器旁路,所述预编码的并行数据流是
转换和从串行NRZI流。嵌入式
FIFO中也可以绕过(禁用)来创建一个
参考锁定串行传输链路。对于那些系统
需要更大的FIFO存储能力,外部的FIFO
可通过直接耦合到所述CY7C9689A
并行接口,而不需要额外的胶合逻辑。
将TTL并行I / O接口可以被配置为一个
FIFO (可配置为深度扩展至外部
FIFO的),或作为一个流水线寄存器增量。该FIFO的配置
系统蒸发散是为与时间无关的运输优化
(异步)跨越8位或10位的字符为导向的数据
链接。内置自测试( BIST )图形发生器和校验器
允许的同时在高速串行数据路径的测试
发射和接收部分,并且横跨在互连
necting链接。
HOTLink器件非常适用于多种应用场合
并行接口可以被替换为高速,
点 - 点串行链路。一些应用包括在互连
necting工作站,背板,服务器,海量存储,并
视频传输设备。
功能说明
该CY7C9689A的HOTLink收发器是一个点 - 对 - 点
通信积木允许数据的传送
在高速串行链路(光纤,平衡,和unbal-
高级铜传输线路)的速度之间的范围内
50和200 M波特。发射部分接收的并行数据
可选择的宽度,并将其转换为串行数据,而
接收器部分接收串行数据,并将其转换为并行
可选宽度的数据。
图1
显示了典型的连接
两个独立主机系统和corre-的系统蒸发散
应的CY7C9689A部分。该CY7C9689A提供
增强的技术,增加的功能性,更高水平的
集成,更高的数据速率和更低的功耗
在AMD AM7968 / 7969 TAXIchip产品。
该CY7C9689A的HOTLink的发送部分可以是
被配置为接受对每个任8位或10位的数据字
时钟周期,并将该并行数据转换成一个内部
同步发送FIFO 。数据被从发送读
FIFO和编码采用嵌入式4B / 5B或5B / 6B
解码器
4B/5B, 5B/6B
编码器
4B/5B, 5B/6B
成帧器
解串器
串行器
发送
FIFO
FIFO
接受
数据
接受
系统主机
串行链路
发送
数据
系统主机
控制
状态
FIFO
发送
数据
发送
CY7C9689A
编码器
4B/5B, 5B/6B
串行器
CY7C9689A
解码器
4B/5B, 5B/6B
解串器
成帧器
接受
FIFO
控制
状态
接受
数据
串行链路
图1的HOTLink系统连接
赛普拉斯半导体公司
文件编号: 38-02020牧师* C
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2002年11月7日
CY7C9689A
TAXI 的HOTLink收发器逻辑框图
TX
状态
3
TXDATA / TXCMD控制
10
13
4
模式
控制
输出寄存器
TXCLK
模式
REFCLK
8
RX
状态
RXDATA / RXCMD
13
RXCLK
输出寄存器
MUX
MUX
FL AGS
模式
接受
FIFO
输入寄存器
FL AGS
发送
FIFO
发送
PLL时钟
倍增器
MUX
MUX
流水线寄存器
控制
CE
TXEN
RXEN
TXHALT
TXRST
RXRST
RFEN
TXBISTEN
RXBISTEN
RESET
模式
RANGESEL
SPDSEL
RXMODE [1 :0]的
FIFOBYP
EXTFIFO
ENCBYP
BYTE8/10
TEST
时钟
分频器
RxStatus
LFI
RXEMPTY
RXHALF
RXFULL
TX状态
TXEMPTY
TXHALF
TXFULL
流水线寄存器
接受
控制
状态
BIST LFSR
4B / 5B ,5B / 6B解码器
BIST LFSR
4B / 5B ,5B / 6B编码器
MUX
发送
控制
状态
解串器
成帧器
串行移位器
位时钟
路由矩阵
接受
时钟/数据
恢复
位时钟
信号
验证
DLB
OUTA
INA
OUTB
CURSETB
CURSETA
INB
A / B
卡尔代
文件编号: 38-02020牧师* C
分页: 46 2
CY7C9689A
引脚配置
RXBISTEN
CURSETB
CURSETA
卡尔代
OUTB +
OUTB-
OUTA +
OUTA-
V
DDA
V
DDA
V
DDA
V
DDA
V
DDA
V
DDA
V
SSA
V
SSA
V
SSA
V
SSA
V
SSA
V
SSA
TEST
A / B
LFI
V
SS
DLB
VLTN
TXBISTEN
RXCLK
TXHALT
RXFULL
V
SS
REFCLK
V
SS
V
DD
V
SS
TXRST
V
DD
TXEN
RXHALF
TXSC / D
RXEMPTY
TXDATA[0]
RXDATA[11]/RXCMD[1]
RXMODE[1]
RXMODE[0]
1
2
3
4
5
6
7
8
9
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76
75
74
73
72
71
70
69
68
67
66
65
64
V
SSA
INA +
INB +
INA-
INB-
SPDSEL
RANGESEL
RFEN
TXFULL
CE
TXHALF
RXEN
TXCLK
RXRST
V
SS
RXSC / D
V
DD
V
SS
V
DD
RXDATA[0]
TXEMPTY
RXDATA[1]
TXCMD[1]
V
SS
TXCMD[0]
V
DD
TXDATA[9]/TXCMD[2]
RXDATA[2]
V
SS
RESET
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
CY7C9689A
63
62
61
60
59
58
57
56
55
54
53
52
51
26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
TXDATA[8]/TXCMD[3]
TXDATA[1]
TXDATA[2]
TXDATA[3]
TXDATA[4]
TXDATA[6]
RXDATA[7]
RXDATA[6]
TXDATA[7]
RXDATA[5]
RXDATA[4]
RXDATA[9]/RXCMD[2]
RXDATA[10]/RXCMD[0]
RXDATA[8]/RXCMD[3]
RXDATA[3]
TXDATA[5]
FIFOBYP
EXTFIFO
ENCBYP
V
SS
V
SS
V
SS
V
DD
V
SS
文件编号: 38-02020牧师* C
BYTE8/10
第46 3
CY7C9689A
(
引脚说明
68
名字
TXCLK
I / O特性
TTL时钟输入
内部上拉
信号说明
发送FIFO时钟。
用于采样的所有发送FIFO和相关接口信号。
发射路径信号
44 ,42, TXDATA [7 :0]的
40, 36,
34, 32,
30, 22
TTL输入,采样并行传输数据的输入。
TXCLK ↑或REFCLK ↑当选择( CE =低和TXEN =断言) ,关于这些投入
被处理成数据时TXSC / D为低,并忽略其他方式。当
内部上拉
编码器被旁路( ENCBYP是低的) , TXDATA [7:0 ]用作至少
显著8位的10位或12位的预编码发送字符的。
当发送FIFO使能( FIFOBYP高) ,这些输入
采样TXCLK的上升沿。当发送FIFO被绕过
( FIFOBYP是低的) ,这些输入被捕获在REFCLK的上升沿。
TTL输入,采样并行发送数据或命令的输入。
TXCLK|或REFCLK|选中时, BYTE8 / 10为高电平,并且该编码器被使能( ENCBYP是
高) ,这些输入信息被处理为TXCMD [2: 3]如果TXSC / D是
内部上拉
高和忽略,否则。
选择时, BYTE8 / 10为低,而编码器已启用( ENCBYP是
高) ,这些输入信息被处理为TXDATA [9:8 ]如果TXSC / D转换
为低而忽视,否则。
当编码器被旁路( ENCBYP是低的) , TXDATA [9:8 ]用作
在10位或12位的预编码发送字符的第9和第10位。
当发送FIFO使能( FIFOBYP高) ,这些输入
采样TXCLK的上升沿。当发送FIFO被绕过
( FIFOBYP是低的) ,这些输入被捕获在REFCLK的上升沿。
TTL输入,采样并行发送指令输入。
TXCLK|或REFCLK|当选择编码器上启用( ENCBYP高) ,信息
这些投入被处理为一个命令时TXSC / D为高电平而忽视
内部上拉
否则。
当BYTE8 / 10为高和编码器被旁路( ENCBYP为低),则
TXCMD [1:0 ]输入将被忽略。
当BYTE8 / 10为低和当编码器被旁路( ENCBYP是
LOW )时, TXCMD [ 1 : 0 ]输入功能的第11和第12 ( MSB )位
12位预编码发送字符。
当发送FIFO使能( FIFOBYP高) ,这些输入
采样TXCLK的上升沿。当发送FIFO被绕过
( FIFOBYP是低的) ,这些输入被采样的REFCLK的上升沿。
TTL输入,采样指令或数据输入选择器。
TXCLK|或REFCLK|选中时, BYTE8 / 10为高电平,并且该编码器被使能( ENCBYP是
内部上拉
高) ,该输入选择,如果数据或命令的输入进行处理。如果
TXSC / D为高电平时,上TXCMD值[ 3:0]被捕获为16 1
可能的命令,并且在TXDATA数据[7:0 ]位被忽略。如果
TXSC / D为低电平时,就TXDATA的信息[7: 0]被捕获为256 1
可能的8位数据,并在TXCMD信息[ 3 : 0 ]总线
忽略不计。
当BYTE8 / 10为低和编码器被使能( ENCBYP为HIGH )这
输入用于选择所述数据或命令的输入进行处理。如果TXSC / D是
高,对TXCMD信息[1:0 ]被捕获为四种可能的1
命令,并在TXDATA [9:0 ]的信息位被忽略。如果
TXSC / D为低电平时,就TXDATA的信息[9:0 ]被捕获为1024 1
可能10位的数据值,并在TXCMD信息[ 1 : 0 ]总线
忽略不计。
当编码器被旁路( ENCBYP是LOW ) TXSC / D被忽略
54 , 46 TXDATA [9:8 ] /
TXCMD [2: 3]
58 , 56 TXCMD [1:0 ]
20
TXSC / D
文件编号: 38-02020牧师* C
第46 4
CY7C9689A
引脚说明
(续)
18
名字
TXEN
I / O特性
信号说明
TTL输入,采样发送使能。
TXCLK|或REFCLK| TXEN被采样的TXCLK的上升沿或REFCLK输入和使
并行数据总线写操作(选择时) 。该装置被选择时
内部上拉
在一个时钟周期TXEN被置位后立即在其中CE
采样低。
根据对EXTFIFO水平,为TXEN的激活状态可以活动
高或低电平有效。如果EXTFIFO为低,则TXEN为低电平有效和数据
被捕获在同一个时钟周期,其中TXEN采样为低电平。如果EXTFIFO
是高电平,则TXEN为高有效,数据被捕获在一个时钟周期
以下任何时钟边沿时TXEN采样为高电平。
TTL输入,
异步
内部上拉
发射器BIST启用。
当TXBISTEN为低时,所述发送器产生一个511个字符的重复
序列,该序列可用于验证链路的完整性。此4B / 5B的BIST序列
不管其他配置输入状态的产生。变压器
米特返回到正常操作时TXBISTEN高。所有发送FIFO
当BIST是有效的读操作暂停。
7
TXBISTEN
16
TXRST
TTL输入,采样复位发送FIFO 。
TXCLK ↑
当发送FIFO使能( FIFOBYP高) , TXEN被拉高,
CE有效(低电平) ,并TXRST采样为低电平由TXCLK的七个周期,
内部上拉
发送FIFO开始其内部复位的过程。发送FIFO TXFULL
标志被置位,主机接口计数器和地址指针被置零。
这个复位传播到串行发送端,任何剩余的计数器和
指针。该TXFULL标志置位,直到发送FIFO两侧
已经复位。虽然TXRST保持有效,发送FIFO保持在复位
和TXFULL输出保持有效。
当发送FIFO被旁路( FIFOBYP为低电平) , TXRST被忽略。
TTL输入,采样发射器停止控制输入。
TXCLK ↑
当TXHALT为低电平时,数据传输会暂停,
TAXI的HOTLink发送同步字符。当TXHALT被拉高高,
内部上拉
正常的数据处理进行。
如果发送FIFO使能( FIFOBYP高) ,该接口允许
继续加载数据到发送FIFO ,而TXHALT断言。
三态TTL
输出变化
下面TXCLK ↑或
REFCLK-
发送FIFO满状态标志。
当发送FIFO使能( FIFOBYP高)和它的标志是驱动
( CE为低电平) , TXFULL断言,当四个或更少的字符可以写成
到的HOTLink发送FIFO 。如果发送FIFO复位已启动
( TXRST取样断言了至少7 TXCLK周期) ,
TXFULL断言执行的发送FIFO的满/不可用状态
在复位。
当发送FIFO被旁路( FIFOBYP为低电平)时, TXFULL输出
后REFCLK的上升沿变化。 TXFULL是断言,当变压器
米特占线(不接受新的数据或指令字符)和
无效时,新的人物可以被接受。
当发送FIFO被旁路, RANGESEL是高或SPDSEL是
低, TXFULL切换在字符速率提供一种字符速率
因为REFCLK参考控制指示被操作以两倍于数据速率的。
这个输出的激活状态(高或低),是由国家决定的
在EXTFIFO输入。当EXTFIFO为低, TXFULL为低电平有效。当
EXTFIFO为高, TXFULL为高电平有效。
发送FIFO半满状态标志。
当发送FIFO使能( FIFOBYP为高和CE为低电平)
TXHALF断言时的HOTLink发送FIFO半满( 128
文字是半满) 。如果发送FIFO复位已启动( TXRST是
采样断言了至少7 TXCLK周期) , TXHALF被断言
复位过程中执行发送FIFO的满/不可用状态。
当发送FIFO被旁路( FIFOBYP为低电平) , TXHALF仍
无效,不具有逻辑功能。
仅在“全片”复位(即TXHALF被强制为高阻状态,而
RESET为低)。
9
TXHALT
72
TXFULL
70
TXHALF
三态TTL
输出变化
以下TXCLK ↑
文件编号: 38-02020牧师* C
第46 5
CY7C9689A
TAXI 兼容的HOTLink
收发器
特点
第二代的HOTLink
技术
AMD AM7968 / 7969 TAXIchip 兼容
8位的4B / 5B位或10位5B / 6B的NRZI编码的数据传输
10位或12位的NRZI预编码的(旁路)数据
运输
同步TTL并行接口
嵌入式/旁路256个字符的发送和
接收FIFO
50到200 MBd的串行信号传输速率
内部锁相环( PLL)的,没有外部
PLL元件
双差分PECL兼容的串行输入和
输出
兼容光纤模块和铜电缆
内建自测试( BIST )的链路测试
链路质量指示
单+ 5.0V ± 10 %电源
100引脚TQFP
编码器,以提高它的串行传输特性。
这些编码的字符,然后序列化,转化为
NRZI ,并从两个PECL兼容的差动变压器的输出
在比特率的10或20倍的使命线路驱动器
在8位输入的基准时钟(或10位旁路)模式,或12 ,或
24倍于基准时钟中的10位(或12位旁路)模式。
在CY7C9689A的HOTLink的接收部分接受
串行比特流由两个PECL兼容差1
线路接收器,并使用一个完全集成的PLL时钟
同步器,恢复必要的定时信息
数据重构。将回收的比特流被转换
从NRZI到NRZ ,反序列化,装裱成字符,
4B / 5B或5B / 6B解码,并检查传输
错误。回收的8位或10位字符解码然后
写入到内部接收FIFO ,并提交给
目标主机系统。
集成的4B / 5B和5B / 6B编码器/解码器可以是
对于目前外部系统旁路(禁用)
编码,或在并行接口的加扰数据。与
编码器旁路,所述预编码的并行数据流是
转换和从串行NRZI流。嵌入式
FIFO中也可以绕过(禁用)来创建一个
参考锁定串行传输链路。对于那些系统
需要更大的FIFO存储能力,外部的FIFO
可通过直接耦合到所述CY7C9689A
并行接口,而不需要额外的胶合逻辑。
将TTL并行I / O接口可以被配置为一个
FIFO (可配置为深度扩展至外部
FIFO的),或作为一个流水线寄存器增量。该FIFO的配置
系统蒸发散是为与时间无关的运输优化
(异步)跨越8位或10位的字符为导向的数据
链接。内置自测试( BIST )图形发生器和校验器
允许的同时在高速串行数据路径的测试
发射和接收部分,并且横跨在互连
necting链接。
HOTLink器件非常适用于多种应用场合
并行接口可以被替换为高速,
点 - 点串行链路。一些应用包括在互连
necting工作站,背板,服务器,海量存储,并
视频传输设备。
功能说明
该CY7C9689A的HOTLink收发器是一个点 - 对 - 点
通信积木允许数据的传送
在高速串行链路(光纤,平衡,和unbal-
高级铜传输线路)的速度之间的范围内
50和200 M波特。发射部分接收的并行数据
可选择的宽度,并将其转换为串行数据,而
接收器部分接收串行数据,并将其转换为并行
可选宽度的数据。
图1
显示了典型的连接
两个独立主机系统和corre-的系统蒸发散
应的CY7C9689A部分。该CY7C9689A提供
增强的技术,增加的功能性,更高水平的
集成,更高的数据速率和更低的功耗
在AMD AM7968 / 7969 TAXIchip产品。
该CY7C9689A的HOTLink的发送部分可以是
被配置为接受对每个任8位或10位的数据字
时钟周期,并将该并行数据转换成一个内部
同步发送FIFO 。数据被从发送读
FIFO和编码采用嵌入式4B / 5B或5B / 6B
解码器
4B/5B, 5B/6B
编码器
4B/5B, 5B/6B
成帧器
解串器
串行器
发送
FIFO
FIFO
接受
数据
接受
系统主机
串行链路
发送
数据
系统主机
控制
状态
FIFO
发送
数据
发送
CY7C9689A
编码器
4B/5B, 5B/6B
串行器
CY7C9689A
解码器
4B/5B, 5B/6B
解串器
成帧器
接受
FIFO
控制
状态
接受
数据
串行链路
图1的HOTLink系统连接
赛普拉斯半导体公司
文件编号: 38-02020牧师* C
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2002年11月7日
CY7C9689A
TAXI 的HOTLink收发器逻辑框图
TX
状态
3
TXDATA / TXCMD控制
10
13
4
模式
控制
输出寄存器
TXCLK
模式
REFCLK
8
RX
状态
RXDATA / RXCMD
13
RXCLK
输出寄存器
MUX
MUX
FL AGS
模式
接受
FIFO
输入寄存器
FL AGS
发送
FIFO
发送
PLL时钟
倍增器
MUX
MUX
流水线寄存器
控制
CE
TXEN
RXEN
TXHALT
TXRST
RXRST
RFEN
TXBISTEN
RXBISTEN
RESET
模式
RANGESEL
SPDSEL
RXMODE [1 :0]的
FIFOBYP
EXTFIFO
ENCBYP
BYTE8/10
TEST
时钟
分频器
RxStatus
LFI
RXEMPTY
RXHALF
RXFULL
TX状态
TXEMPTY
TXHALF
TXFULL
流水线寄存器
接受
控制
状态
BIST LFSR
4B / 5B ,5B / 6B解码器
BIST LFSR
4B / 5B ,5B / 6B编码器
MUX
发送
控制
状态
解串器
成帧器
串行移位器
位时钟
路由矩阵
接受
时钟/数据
恢复
位时钟
信号
验证
DLB
OUTA
INA
OUTB
CURSETB
CURSETA
INB
A / B
卡尔代
文件编号: 38-02020牧师* C
分页: 46 2
CY7C9689A
引脚配置
RXBISTEN
CURSETB
CURSETA
卡尔代
OUTB +
OUTB-
OUTA +
OUTA-
V
DDA
V
DDA
V
DDA
V
DDA
V
DDA
V
DDA
V
SSA
V
SSA
V
SSA
V
SSA
V
SSA
V
SSA
TEST
A / B
LFI
V
SS
DLB
VLTN
TXBISTEN
RXCLK
TXHALT
RXFULL
V
SS
REFCLK
V
SS
V
DD
V
SS
TXRST
V
DD
TXEN
RXHALF
TXSC / D
RXEMPTY
TXDATA[0]
RXDATA[11]/RXCMD[1]
RXMODE[1]
RXMODE[0]
1
2
3
4
5
6
7
8
9
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76
75
74
73
72
71
70
69
68
67
66
65
64
V
SSA
INA +
INB +
INA-
INB-
SPDSEL
RANGESEL
RFEN
TXFULL
CE
TXHALF
RXEN
TXCLK
RXRST
V
SS
RXSC / D
V
DD
V
SS
V
DD
RXDATA[0]
TXEMPTY
RXDATA[1]
TXCMD[1]
V
SS
TXCMD[0]
V
DD
TXDATA[9]/TXCMD[2]
RXDATA[2]
V
SS
RESET
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
CY7C9689A
63
62
61
60
59
58
57
56
55
54
53
52
51
26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
TXDATA[8]/TXCMD[3]
TXDATA[1]
TXDATA[2]
TXDATA[3]
TXDATA[4]
TXDATA[6]
RXDATA[7]
RXDATA[6]
TXDATA[7]
RXDATA[5]
RXDATA[4]
RXDATA[9]/RXCMD[2]
RXDATA[10]/RXCMD[0]
RXDATA[8]/RXCMD[3]
RXDATA[3]
TXDATA[5]
FIFOBYP
EXTFIFO
ENCBYP
V
SS
V
SS
V
SS
V
DD
V
SS
文件编号: 38-02020牧师* C
BYTE8/10
第46 3
CY7C9689A
(
引脚说明
68
名字
TXCLK
I / O特性
TTL时钟输入
内部上拉
信号说明
发送FIFO时钟。
用于采样的所有发送FIFO和相关接口信号。
发射路径信号
44 ,42, TXDATA [7 :0]的
40, 36,
34, 32,
30, 22
TTL输入,采样并行传输数据的输入。
TXCLK ↑或REFCLK ↑当选择( CE =低和TXEN =断言) ,关于这些投入
被处理成数据时TXSC / D为低,并忽略其他方式。当
内部上拉
编码器被旁路( ENCBYP是低的) , TXDATA [7:0 ]用作至少
显著8位的10位或12位的预编码发送字符的。
当发送FIFO使能( FIFOBYP高) ,这些输入
采样TXCLK的上升沿。当发送FIFO被绕过
( FIFOBYP是低的) ,这些输入被捕获在REFCLK的上升沿。
TTL输入,采样并行发送数据或命令的输入。
TXCLK|或REFCLK|选中时, BYTE8 / 10为高电平,并且该编码器被使能( ENCBYP是
高) ,这些输入信息被处理为TXCMD [2: 3]如果TXSC / D是
内部上拉
高和忽略,否则。
选择时, BYTE8 / 10为低,而编码器已启用( ENCBYP是
高) ,这些输入信息被处理为TXDATA [9:8 ]如果TXSC / D转换
为低而忽视,否则。
当编码器被旁路( ENCBYP是低的) , TXDATA [9:8 ]用作
在10位或12位的预编码发送字符的第9和第10位。
当发送FIFO使能( FIFOBYP高) ,这些输入
采样TXCLK的上升沿。当发送FIFO被绕过
( FIFOBYP是低的) ,这些输入被捕获在REFCLK的上升沿。
TTL输入,采样并行发送指令输入。
TXCLK|或REFCLK|当选择编码器上启用( ENCBYP高) ,信息
这些投入被处理为一个命令时TXSC / D为高电平而忽视
内部上拉
否则。
当BYTE8 / 10为高和编码器被旁路( ENCBYP为低),则
TXCMD [1:0 ]输入将被忽略。
当BYTE8 / 10为低和当编码器被旁路( ENCBYP是
LOW )时, TXCMD [ 1 : 0 ]输入功能的第11和第12 ( MSB )位
12位预编码发送字符。
当发送FIFO使能( FIFOBYP高) ,这些输入
采样TXCLK的上升沿。当发送FIFO被绕过
( FIFOBYP是低的) ,这些输入被采样的REFCLK的上升沿。
TTL输入,采样指令或数据输入选择器。
TXCLK|或REFCLK|选中时, BYTE8 / 10为高电平,并且该编码器被使能( ENCBYP是
内部上拉
高) ,该输入选择,如果数据或命令的输入进行处理。如果
TXSC / D为高电平时,上TXCMD值[ 3:0]被捕获为16 1
可能的命令,并且在TXDATA数据[7:0 ]位被忽略。如果
TXSC / D为低电平时,就TXDATA的信息[7: 0]被捕获为256 1
可能的8位数据,并在TXCMD信息[ 3 : 0 ]总线
忽略不计。
当BYTE8 / 10为低和编码器被使能( ENCBYP为HIGH )这
输入用于选择所述数据或命令的输入进行处理。如果TXSC / D是
高,对TXCMD信息[1:0 ]被捕获为四种可能的1
命令,并在TXDATA [9:0 ]的信息位被忽略。如果
TXSC / D为低电平时,就TXDATA的信息[9:0 ]被捕获为1024 1
可能10位的数据值,并在TXCMD信息[ 1 : 0 ]总线
忽略不计。
当编码器被旁路( ENCBYP是LOW ) TXSC / D被忽略
54 , 46 TXDATA [9:8 ] /
TXCMD [2: 3]
58 , 56 TXCMD [1:0 ]
20
TXSC / D
文件编号: 38-02020牧师* C
第46 4
CY7C9689A
引脚说明
(续)
18
名字
TXEN
I / O特性
信号说明
TTL输入,采样发送使能。
TXCLK|或REFCLK| TXEN被采样的TXCLK的上升沿或REFCLK输入和使
并行数据总线写操作(选择时) 。该装置被选择时
内部上拉
在一个时钟周期TXEN被置位后立即在其中CE
采样低。
根据对EXTFIFO水平,为TXEN的激活状态可以活动
高或低电平有效。如果EXTFIFO为低,则TXEN为低电平有效和数据
被捕获在同一个时钟周期,其中TXEN采样为低电平。如果EXTFIFO
是高电平,则TXEN为高有效,数据被捕获在一个时钟周期
以下任何时钟边沿时TXEN采样为高电平。
TTL输入,
异步
内部上拉
发射器BIST启用。
当TXBISTEN为低时,所述发送器产生一个511个字符的重复
序列,该序列可用于验证链路的完整性。此4B / 5B的BIST序列
不管其他配置输入状态的产生。变压器
米特返回到正常操作时TXBISTEN高。所有发送FIFO
当BIST是有效的读操作暂停。
7
TXBISTEN
16
TXRST
TTL输入,采样复位发送FIFO 。
TXCLK ↑
当发送FIFO使能( FIFOBYP高) , TXEN被拉高,
CE有效(低电平) ,并TXRST采样为低电平由TXCLK的七个周期,
内部上拉
发送FIFO开始其内部复位的过程。发送FIFO TXFULL
标志被置位,主机接口计数器和地址指针被置零。
这个复位传播到串行发送端,任何剩余的计数器和
指针。该TXFULL标志置位,直到发送FIFO两侧
已经复位。虽然TXRST保持有效,发送FIFO保持在复位
和TXFULL输出保持有效。
当发送FIFO被旁路( FIFOBYP为低电平) , TXRST被忽略。
TTL输入,采样发射器停止控制输入。
TXCLK ↑
当TXHALT为低电平时,数据传输会暂停,
TAXI的HOTLink发送同步字符。当TXHALT被拉高高,
内部上拉
正常的数据处理进行。
如果发送FIFO使能( FIFOBYP高) ,该接口允许
继续加载数据到发送FIFO ,而TXHALT断言。
三态TTL
输出变化
下面TXCLK ↑或
REFCLK-
发送FIFO满状态标志。
当发送FIFO使能( FIFOBYP高)和它的标志是驱动
( CE为低电平) , TXFULL断言,当四个或更少的字符可以写成
到的HOTLink发送FIFO 。如果发送FIFO复位已启动
( TXRST取样断言了至少7 TXCLK周期) ,
TXFULL断言执行的发送FIFO的满/不可用状态
在复位。
当发送FIFO被旁路( FIFOBYP为低电平)时, TXFULL输出
后REFCLK的上升沿变化。 TXFULL是断言,当变压器
米特占线(不接受新的数据或指令字符)和
无效时,新的人物可以被接受。
当发送FIFO被旁路, RANGESEL是高或SPDSEL是
低, TXFULL切换在字符速率提供一种字符速率
因为REFCLK参考控制指示被操作以两倍于数据速率的。
这个输出的激活状态(高或低),是由国家决定的
在EXTFIFO输入。当EXTFIFO为低, TXFULL为低电平有效。当
EXTFIFO为高, TXFULL为高电平有效。
发送FIFO半满状态标志。
当发送FIFO使能( FIFOBYP为高和CE为低电平)
TXHALF断言时的HOTLink发送FIFO半满( 128
文字是半满) 。如果发送FIFO复位已启动( TXRST是
采样断言了至少7 TXCLK周期) , TXHALF被断言
复位过程中执行发送FIFO的满/不可用状态。
当发送FIFO被旁路( FIFOBYP为低电平) , TXHALF仍
无效,不具有逻辑功能。
仅在“全片”复位(即TXHALF被强制为高阻状态,而
RESET为低)。
9
TXHALT
72
TXFULL
70
TXHALF
三态TTL
输出变化
以下TXCLK ↑
文件编号: 38-02020牧师* C
第46 5
CY7C9689A
TAXI 兼容的HOTLink
收发器
特点
第二代的HOTLink
技术
AMD AM7968 / 7969 TAXIchip 兼容
8位的4B / 5B位或10位5B / 6B的NRZI编码的数据传输
10位或12位的NRZI预编码的(旁路)的数据传输
同步TTL并行接口
嵌入式/旁路256个字符的发送和
接收FIFO
50到200 MBd的串行信号传输速率
内部锁相环( PLL)的与无外部PLL
组件
双差分PECL兼容的串行输入和输出
兼容光纤模块和铜电缆
内建自测试( BIST )的链路测试
链路质量指示
单+ 5.0V ± 10 %电源
100引脚TQFP
提供无铅封装选项
FIFO和编码采用嵌入式4B / 5B或5B / 6B
编码器,以提高它的串行传输特性。
这些编码的字符,然后序列化,转化为
NRZI ,并从两个PECL兼容的差动变压器的输出
在比特率的10或20倍的使命线路驱动器
在8位输入的基准时钟(或10位旁路)模式,或12 ,或
24倍于基准时钟中的10位(或12位旁路)模式。
在CY7C9689A的HOTLink的接收部分接受
串行比特流由两个PECL兼容差1
线路接收器,并使用一个完全集成的PLL时钟
同步器,恢复必要的定时信息
数据重构。将回收的比特流被转换
从NRZI到NRZ ,反序列化,装裱成字符,
4B / 5B或5B / 6B解码,并检查传输
错误。回收的8位或10位字符解码然后
写入到内部接收FIFO ,并提交给
目标主机系统。
集成的4B / 5B和5B / 6B编码器/解码器可以是
对于目前外部系统旁路(禁用)
编码,或在并行接口的加扰数据。与
编码器旁路,所述预编码的并行数据流是
转换和从串行NRZI流。嵌入式
FIFO中也可以绕过(禁用)来创建一个
参考锁定串行传输链路。对于那些系统
需要更大的FIFO存储能力,外部的FIFO
可通过直接耦合到所述CY7C9689A
并行接口,而不需要额外的胶合逻辑。
将TTL并行I / O接口可以被配置为一个
FIFO (可配置为深度扩展至外部
FIFO的),或作为一个流水线寄存器增量。该FIFO的配置
系统蒸发散是为与时间无关的运输优化
(异步)跨越8位或10位的字符为导向的数据
链接。内置自测试( BIST )图形发生器和校验器
允许的同时在高速串行数据路径的测试
发射和接收部分,并且横跨在互连
necting链接。
HOTLink器件非常适用于多种应用场合
并行接口可以被替换为高速,
点 - 点串行链路。一些应用包括在互连
necting工作站,背板,服务器,海量存储,并
视频传输设备。
功能说明
该CY7C9689A的HOTLink收发器是一个点 - 对 - 点
通信积木允许数据的传送
在高速串行链路(光纤,平衡,和unbal-
高级铜传输线路)的速度之间的范围内
50和200 M波特。发射部分接收的并行数据
可选择的宽度,并将其转换为串行数据,而
接收器部分接收串行数据,并将其转换为并行
可选宽度的数据。
图1
显示了典型的连接
两个独立主机系统和corre-的系统蒸发散
应的CY7C9689A部分。该CY7C9689A提供
增强的技术,增加的功能性,更高水平的
集成,更高的数据速率和更低的功耗
在AMD AM7968 / 7969 TAXIchip产品。
该CY7C9689A的HOTLink的发送部分可以是
被配置为接受对每个任8位或10位的数据字
时钟周期,并将该并行数据转换成一个内部
同步发送FIFO 。数据被从发送读
图1的HOTLink系统连接
解码器
4B/5B, 5B/6B
编码器
4B/5B, 5B/6B
成帧器
解串器
串行器
FIFO
接受
数据
接受
系统主机
控制
状态
串行链路
发送
FIFO
发送
数据
系统主机
CY7C9689A
编码器
4B/5B, 5B/6B
串行器
FIFO
发送
CY7C9689A
解码器
4B/5B, 5B/6B
解串器
成帧器
接受
FIFO
控制
状态
接受
数据
数据
发送
串行链路
赛普拉斯半导体公司
文件编号: 38-02020牧师* D
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年9月29日
[+ ]反馈
CY7C9689A
TAXI 的HOTLink收发器逻辑框图
TX
状态
3
TXDATA / TXCMD控制
10
13
模式
控制
TXCLK
模式
REFCLK
8
4
输出寄存器
RX
状态
RXDATA / RXCMD
13
RXCLK
输出寄存器
MUX
MUX
FL AGS
模式
输入寄存器
接受
FIFO
FL AGS
发送
FIFO
发送
PLL时钟
倍增器
MUX
MUX
流水线寄存器
控制
CE
TXEN
RXEN
TXHALT
TXRST
RXRST
RFEN
TXBISTEN
RXBISTEN
RESET
模式
RANGESEL
SPDSEL
RXMODE [1 :0]的
FIFOBYP
EXTFIFO
ENCBYP
BYTE8/10
TEST
时钟
分频器
RxStatus
LFI
RXEMPTY
RXHALF
RXFULL
TX状态
TXEMPTY
TXHALF
TXFULL
流水线寄存器
接受
控制
状态
BIST LFSR
4B / 5B ,5B / 6B解码器
BIST LFSR
4B / 5B ,5B / 6B编码器
MUX
发送
控制
状态
解串器
成帧器
串行移位器
位时钟
路由矩阵
接受
时钟/数据
恢复
位时钟
信号
验证
DLB
文件编号: 38-02020牧师* D
OUTA
INA
OUTB
CURSETB
CURSETA
INB
A / B
卡尔代
第51 2
[+ ]反馈
CY7C9689A
引脚配置
RXBISTEN
CURSETB
CURSETA
卡尔代
OUTB +
OUTB-
OUTA +
OUTA-
V
DDA
V
DDA
V
DDA
V
DDA
V
DDA
V
SSA
V
SSA
V
DDA
V
SSA
V
SSA
V
SSA
V
SSA
INA +
INB +
INA-
TEST
A / B
LFI
V
SS
DLB
VLTN
TXBISTEN
RXCLK
TXHALT
RXFULL
V
SS
REFCLK
V
SS
V
DD
V
SS
TXRST
V
DD
TXEN
RXHALF
TXSC / D
RXEMPTY
TXDATA[0]
RXDATA[11]/RXCMD[1]
RXMODE[1]
RXMODE[0]
1
2
3
4
5
6
7
8
9
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76
75
74
73
72
71
70
69
68
67
66
65
64
INB-
V
SSA
SPDSEL
RANGESEL
RFEN
TXFULL
CE
TXHALF
RXEN
TXCLK
RXRST
V
SS
RXSC / D
V
DD
V
SS
V
DD
RXDATA[0]
TXEMPTY
RXDATA[1]
TXCMD[1]
V
SS
TXCMD[0]
V
DD
TXDATA[9]/TXCMD[2]
RXDATA[2]
V
SS
RESET
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
CY7C9689A
63
62
61
60
59
58
57
56
55
54
53
52
51
26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
RXDATA[9]/RXCMD[2]
RXDATA[8]/RXCMD[3]
RXDATA[10]/RXCMD[0]
TXDATA[8]/TXCMD[3]
V
DD
V
SS
V
SS
V
SS
V
SS
RXDATA[7]
RXDATA[6]
RXDATA[5]
RXDATA[4]
文件编号: 38-02020牧师* D
RXDATA[3]
TXDATA[1]
TXDATA[2]
TXDATA[3]
TXDATA[4]
TXDATA[5]
TXDATA[6]
TXDATA[7]
BYTE8/10
FIFOBYP
ENCBYP
EXTFIFO
第51 3
[+ ]反馈
CY7C9689A
(
引脚说明
68
名字
TXCLK
I / O特性
TTL时钟输入
内部上拉
信号说明
发送FIFO时钟。
用于采样的所有发送FIFO和相关接口信号。
发射路径信号
44 ,42, TXDATA [7 :0]的
40, 36,
34, 32,
30, 22
TTL输入,采样并行传输数据的输入。
TXCLK ↑或REFCLK ↑当选择( CE =低和TXEN =断言) ,关于这些投入
内部上拉
被处理成数据时TXSC / D为低,并忽略其他方式。当
编码器被旁路( ENCBYP是低的) , TXDATA [7:0 ]用作至少
显著8位的10位或12位的预编码发送字符的。
当发送FIFO使能( FIFOBYP高) ,这些输入
采样TXCLK的上升沿。当发送FIFO被绕过
( FIFOBYP是低的) ,这些输入被捕获在REFCLK的上升沿。
TTL输入,采样并行发送数据或命令的输入。
TXCLK|或REFCLK|选中时, BYTE8 / 10为高电平,并且该编码器被使能( ENCBYP是
内部上拉
高) ,这些输入信息被处理为TXCMD [2: 3]如果TXSC / D是
高和忽略,否则。
选择时, BYTE8 / 10为低,而编码器已启用( ENCBYP是
高) ,这些输入信息被处理为TXDATA [9:8 ]如果TXSC / D转换
为低而忽视,否则。
当编码器被旁路( ENCBYP是低的) , TXDATA [9:8 ]用作
在10位或12位的预编码发送字符的第9和第10位。
当发送FIFO使能( FIFOBYP高) ,这些输入
采样TXCLK的上升沿。当发送FIFO被绕过
( FIFOBYP是低的) ,这些输入被捕获在REFCLK的上升沿。
TTL输入,采样并行发送指令输入。
TXCLK|或REFCLK|当选择编码器上启用( ENCBYP高) ,信息
这些投入被处理为一个命令时TXSC / D为高电平而忽视
内部上拉
否则。
当BYTE8 / 10为高和编码器被旁路( ENCBYP为低),则
TXCMD [1:0 ]输入将被忽略。
当BYTE8 / 10为低和当编码器被旁路( ENCBYP是
LOW )时, TXCMD [ 1 : 0 ]输入功能的第11和第12 ( MSB )位
12位预编码发送字符。
当发送FIFO使能( FIFOBYP高) ,这些输入
采样TXCLK的上升沿。当发送FIFO被绕过
( FIFOBYP是低的) ,这些输入被采样的REFCLK的上升沿。
TTL输入,采样指令或数据输入选择器。
TXCLK|或REFCLK|选中时, BYTE8 / 10为高电平,并且该编码器被使能( ENCBYP是
内部上拉
高) ,该输入选择,如果数据或命令的输入进行处理。如果
TXSC / D为高电平时,上TXCMD值[ 3:0]被捕获为16 1
可能的命令,并且在TXDATA数据[7:0 ]位被忽略。如果
TXSC / D为低电平时,就TXDATA的信息[7: 0]被捕获为256 1
可能的8位数据,并在TXCMD信息[ 3 : 0 ]总线
忽略不计。
当BYTE8 / 10为低和编码器被使能( ENCBYP为HIGH )这
输入用于选择所述数据或命令的输入进行处理。如果TXSC / D是
高,对TXCMD信息[1:0 ]被捕获为四种可能的1
命令,并在TXDATA [9:0 ]的信息位被忽略。如果
TXSC / D为低电平时,就TXDATA的信息[9:0 ]被捕获为1024 1
可能10位的数据值,并在TXCMD信息[ 1 : 0 ]总线
忽略不计。
当编码器被旁路( ENCBYP是LOW ) TXSC / D被忽略
54 , 46 TXDATA [9:8 ] /
TXCMD [2: 3]
58 , 56 TXCMD [1:0 ]
20
TXSC / D
文件编号: 38-02020牧师* D
第51 4
[+ ]反馈
CY7C9689A
引脚说明
(续)
18
名字
TXEN
I / O特性
信号说明
TTL输入,采样发送使能。
TXCLK|或REFCLK| TXEN被采样的TXCLK的上升沿或REFCLK输入和使
内部上拉
并行数据总线写操作(选择时) 。该装置被选择时
在一个时钟周期TXEN被置位后立即在其中CE
采样低。
根据对EXTFIFO水平,为TXEN的激活状态可以活动
高或低电平有效。如果EXTFIFO为低,则TXEN为低电平有效和数据
被捕获在同一个时钟周期,其中TXEN采样为低电平。如果EXTFIFO
是高电平,则TXEN为高有效,数据被捕获在一个时钟周期
以下任何时钟边沿时TXEN采样为高电平。
TTL输入,
异步
内部上拉
发射器BIST启用。
当TXBISTEN为低时,所述发送器产生一个511个字符的重复
序列,该序列可用于验证链路的完整性。此4B / 5B的BIST序列
不管其他配置输入状态的产生。变压器
米特返回到正常操作时TXBISTEN高。所有发送FIFO
当BIST是有效的读操作暂停。
7
TXBISTEN
16
TXRST
TTL输入,采样复位发送FIFO 。
当发送FIFO使能( FIFOBYP高) , TXEN被拉高,
TXCLK ↑
内部上拉
CE有效(低电平) ,并TXRST采样为低电平由TXCLK的七个周期,
发送FIFO开始其内部复位的过程。发送FIFO TXFULL
标志被置位,主机接口计数器和地址指针被置零。
这个复位传播到串行发送端,任何剩余的计数器和
指针。该TXFULL标志置位,直到发送FIFO两侧
已经复位。虽然TXRST保持有效,发送FIFO保持在复位
和TXFULL输出保持有效。
当发送FIFO被旁路( FIFOBYP为低电平) , TXRST被忽略。
TTL输入,采样发射器停止控制输入。
TXCLK ↑
当TXHALT为低电平时,数据传输会暂停,
TAXI的HOTLink发送同步字符。当TXHALT被拉高高,
内部上拉
正常的数据处理进行。
如果发送FIFO使能( FIFOBYP高) ,该接口允许
继续加载数据到发送FIFO ,而TXHALT断言。
三态TTL
输出变化
下面TXCLK ↑或
REFCLK-
发送FIFO满状态标志。
当发送FIFO使能( FIFOBYP高)和它的标志是驱动
( CE为低电平) , TXFULL断言,当四个或更少的字符可以写成
到的HOTLink发送FIFO 。如果发送FIFO复位已启动
( TXRST取样断言了至少7 TXCLK周期) ,
TXFULL断言执行的发送FIFO的满/不可用状态
在复位。
当发送FIFO被旁路( FIFOBYP为低电平)时, TXFULL输出
后REFCLK的上升沿变化。 TXFULL是断言,当变压器
米特占线(不接受新的数据或指令字符)和
无效时,新的人物可以被接受。
当发送FIFO被旁路, RANGESEL是高或SPDSEL是
低, TXFULL切换在字符速率提供一种字符速率
因为REFCLK参考控制指示被操作以两倍于数据速率的。
这个输出的激活状态(高或低),是由国家决定的
在EXTFIFO输入。当EXTFIFO为低, TXFULL为低电平有效。当
EXTFIFO为高, TXFULL为高电平有效。
9
TXHALT
72
TXFULL
文件编号: 38-02020牧师* D
第51 5
[+ ]反馈
查看更多CY7C9689APDF信息
推荐型号
供货商
型号
厂家
批号
数量
封装
单价/备注
操作
    QQ: 点击这里给我发消息 QQ:2880707522 复制 点击这里给我发消息 QQ:2369405325 复制

    电话:0755-82780082
    联系人:杨小姐
    地址:深圳市福田区振兴路156号上步工业区405栋3层

    CY7C9689A
    -
    -
    -
    -
    终端采购配单精选

QQ: 点击这里给我发消息 QQ:2885587070 复制
电话:15289608497
联系人:韦
地址:深圳市福田区华强北街道福强社区深南中路2070号电子科技大厦C座7B12
CY7C9689A
CYPRESS/赛普拉斯
22+
18861
翻新包上机包质量
QQ: 点击这里给我发消息 QQ:2885587070 复制
电话:15289608497
联系人:韦
地址:深圳市福田区华强北街道福强社区深南中路2070号电子科技大厦C座7B12
CY7C9689A
CYPRESS/赛普拉斯
22+
18861
 
翻新包上机包质量
QQ: 点击这里给我发消息 QQ:5645336 复制
电话:13910052844(微信同步)
联系人:刘先生
地址:海淀区增光路27号院增光佳苑2号楼1单元1102室
CY7C9689A
√ 欧美㊣品
▲10/11+
9552
贴◆插
【dz37.com】实时报价有图&PDF
QQ: 点击这里给我发消息 QQ:5645336 复制
电话:13910052844(微信同步)
联系人:刘先生
地址:北京市海淀区增光路27号院增光佳苑2号楼1单元1102室
CY7C9689A
√ 欧美㊣品
▲10/11+
9405
贴◆插
【dz37.com】实时报价有图&PDF
查询更多CY7C9689A供应信息

深圳市碧威特网络技术有限公司
 复制成功!