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CY7C924DX

200 MBd的HOTLink收发器

特点

第二代HOTLink技术

光纤通道和ESCON标准的8B / 10B

编码器/解码器

10位或12位的预编码数据路径（原始模式）

8位或10位编码的数据传输（使用8B / 10B

编码）

奇偶校验/产生

同步或异步TTL并行接口

UTOPIA兼容主机总线接口

嵌入式/可旁路256个字符同步

FIFO的

菊花链和环形拓扑结构的集成支持

域或单个目标设备地址

50到200 MBd的串行信号传输速率

内部锁相环无需外部PLL元件

双差分PECL串行输入

双差分PECL串行输出

兼容光纤模块和铜电缆

内建自测试（ BIST ）的链路测试

链路质量指示

+ 5.0V单

±10%

供应

100引脚TQFP

0.35μ CMOS技术

该CY7C924DX的HOTLink的发送部分可以CON组

想通接受每任8位或10位数据字

时钟周期，并将该并行数据转换成一个内部反式

麻省理工学院的FIFO。数据被从发送FIFO读出和被编码

使用嵌入的8B / 10B编码器，以提高它的串行

传输特性。这些编码的字符

然后序列化和输出两个正ECL （ PECL ）的COM

在比特率10兼容差分传输线路驱动器

次输入的参考时钟。

在CY7C924DX的HOTLink的接收部分接受

串行比特流由两个PECL兼容差1

线路接收器，并使用一个完全集成的PLL时钟

同步器，恢复必要的定时信息

数据重构。回收的比特流进行反序列化

和装裱成字符， 8B / 10B解码，并检查

传输错误。恢复解码字符重新

构建成任一8位或10位的数据字，写入

内部接收FIFO ，并提交到目的地

主机系统。

集成的8B / 10B编码器/解码器，可以绕过

，在目前外部编码或加密数据系统

并行接口。嵌入的FIFO也可以逐

通过创建一个参考锁定串行传输链路。

对于那些需要更大的FIFO存储capa-系统

相容性，外部的FIFO可以被直接耦合到

CY7C924DX设备无需通过AD-并行接口

ditional胶合逻辑。

将TTL并行I / O接口可以被配置为一个

FIFO （可配置为UTOPIA仿真或深度expan-

锡永通过外部的FIFO ）或作为流水线寄存器增量。

FIFO的配置对于时间的交通优化

独立的（异步） 8位或10位的字符为导向

通过链路数据。内置自测试（ BIST ）模式生成器

并检查允许全速测试高速串行

在这两种中的发送数据的路径和接收部分，并且

整个互连链路。

HOTLink器件非常适用于多种应用场合

并行接口可以被替换为高速，点对

指向串行链路。一些应用包括互连

工作站，背板，服务器，海量存储，并且视频

传输设备。

功能说明

200 MBd的CY7C924DX的HOTLink收发器是一个点 -

对点通信积木允许的传送

在高速串行链路数据（光纤，平衡，和

铜不平衡传输线路）的速度范围BE-

吐温50和200 MBd的。发射部分接收杆

可选择宽度的等位基因数据，并将其转换为串行数据，

而接收部分接收的串行数据，并将其转换

平行可选宽度的数据。

图1

说明典型

两个独立的主机系统和cor-之间的连接

响应CY7C924DX部分。作为第二代

的HOTLink器件的CY7C924DX提供增强级

技术，功能和在现场验证的集成

CY7B923 / 933的HOTLink 。

成帧器

解串器

串行器

FIFO

接受

数据

接受

系统主机

解码器

8B/10B

串行链路

8B/10B

编码器

发送

FIFO

发送

数据

系统主机

控制

CY7C924DX

状态

串行器

FIFO

发送

编码器

8B/10B

数据

发送

串行链路

CY7C924DX

解串器

成帧器

8B/10B

解码器

接受

FIFO

控制

状态

接受

数据

图1的HOTLink系统连接

的HOTLink是赛普拉斯半导体公司的注册商标。

ESCON和IBM是国际商业机器公司的注册商标。

赛普拉斯半导体公司

3901北一街

圣荷西

CA 95134

408-943-2600

2000年6月14日

CY7C924DX

CY7C924DX收发器逻辑框图

状态

TXDATA

控制

模式

控制

输出寄存器

地址寄存器

TXCLK

模式

REFCLK

状态

RXDATA

RXCLK

输出寄存器

MUX

FL AGS

模式

接受

FIFO

输入寄存器

FL AGS

发送

FIFO

发送

PLL时钟

倍增器

MUX

接受

格式化

流水线寄存器

字节脱壳

奇偶校验产生

地址匹配

弹性

卜FF器

MUX

发送

格式化

流水线寄存器

奇偶校验器

字节包装机

控制

AM *

TXEN *

RXEN *

TXSTOP *

TXRST *

RXRST *

RFEN

TXBISTEN *

RXBISTEN *

RESET * [ 1：0]

模式

RANGESEL

SPDSEL

RXMODE [1 ：0]的

FIFOBYP *

EXTFIFO

ENCBYP *

BYTE8/10*

TEST *

时钟

分频器

RxStatus

LFI *

RXEMPTY *

RXHALF *

RXFULL *

TX状态

TXEMPTY *

TXHALF *

TXFULL *

接受

控制

状态

机

BIST LFSR

8B / 10B解码器

BIST LFSR

8B / 10B编码器

MUX

发送

控制

状态

机

解串器

成帧器

串行移位器

位时钟

接受

时钟/数据

恢复

位时钟

环回

控制

DLB [1 ：0]的

LOOPTX

环回

控制

路由矩阵

信号

验证

OUTA

INA

OUTB

CURSETB

CURSETA

INB

A / B *

卡尔代

CY7C924DX

引脚配置

RXBISTEN *

CURSETB

CURSETA

TQFP

顶视图

OUTB +

OUTB-

OUTA +

OUTA-

VDDA

VSSA

INA +

INB +

INA-

INB-

卡尔代

VDDA

VSSA

100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

TEST *

A / B *

LFI *

DLB[1]

DLB[0]

LOOPTX

TXBISTEN *

RXCLK

TXSTOP *

RXFULL *

VSS

REFCLK

VSS

VDD

VSS

TXRST *

VDD

TXEN *

RXHALF *

TXSC / D *

RXEMPTY *

TXDATA[0]

RXSOC/RXDATA[11]

RXMODE[1]

RXMODE[0]

26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

VSSA

SPDSEL

RANGESEL

RFEN

TXFULL *

AM *

TXHALF *

RXEN *

TXCLK

RXRST *

VSS

RXSC / D *

VDD

VSS

VDD

RXDATA[0]

TXEMPTY *

RXDATA[1]

TXSOC/PAREN/TXDATA[11]

VSS

TXSVS/TXDATA[10]

VDD

TXHALT*/TXDATA[9]

RXDATA[2]

RESET*[1]

RESET*[0]

CY7C924DX

TXINT/TXOPIN/TXDATA[8]

RXINT/RXOP/RXDATA[8]

RXDATA[9]

VSS

RXRVS/RXDATA[10]

VSS

TXDATA[1]

TXDATA[2]

RXDATA[7]

RXDATA[6]

RXDATA[5]

RXDATA[4]

RXDATA[3]

TXDATA[3]

TXDATA[4]

TXDATA[5]

TXDATA[6]

TXDATA[7]

FIFOBYP *

EXTFIFO

最大额定值

（以上其中有用寿命可能受到损害。对于用户指南 -

线，没有测试。）

存储温度................................. -65 ° C至+ 150°C

环境温度与

电源应用............................................. -55 ° C至+ 125°C

电源电压对地电位............... -0.5V至+ 6.5V

直流电压应用到输出的

在高阻状态.........................................- 0.5V至V

+0.5V

输出电流转换成TTL输出（ LOW ） ...................... 30毫安

直流输入电压..................................... -0.5V至V

+0.5V

静电放电电压............................................... > 2001年V

（每MIL -STD -883方法3015 ）

闩锁电流.............................................. ............. > 200毫安

工作范围

范围

产业

环境

温度

0 ° C至+ 70°C

-40 ° C至+ 85°C

5.0V

10%

5.0V

10%

BYTE8/10*

ENCBYP *

VDD

CY7C924DX

引脚说明

CY7C924DX的HOTLink收发器

针＃

名字

I / O特性

TTL输入，采样

在TXCLK ↑或

REFCLK ↑ ，

内部上拉

并行发送数据输入。

总线宽度可被配置来接受8位或10位的字符。

当编码器被旁路（ ENCBYP *是低的）， TXDATA [7：0 ]作为

所述至少显著8位10位或12位的预编码发射煤焦的

ACTER 。

传输中断输入。

该输入仅解释，如果发送FIFO和编码器都是恩

体健。

在任何状态变化（ 0 → 1或1 → 0） TXINT ，一个字符被强制进入

进入下一个发送FIFO之前发射器和转换器CON-

帐篷。这个信号被路由各处，不通过，发送FIFO 。

当TXINT由0→1转换，一个C0.0 （ K28.0 ）特殊代码被发送。当

TXINT从1 → 0过渡，一个C3.0 （ K28.3 ）特殊代码被发送。这些spe-

CIAL代码强行上附加的RXINT输出一个同样的信号转换

CY7C924DX的HOTLink收发器。

当发送FIFO被旁路（ FIFOBYP *为低电平）和编码器

启用（ ENCBYP *高），此输入相关联的奇校验输入

在TXDATA [ 7 ： 0 ] ， TXSC / D * ，并TXSVS输入校验被启用时，和

否则将被忽略。

当编码器被旁路（ ENCBYP *是低的）， TXDATA [8]用作

在10位或12位的预编码发送字符的第9位。

TXHALT * /

TXDATA[9]

TTL输入，采样

在TXCLK ↑或

REFCLK ↑ ，

内部上拉

发送FIFO即时暂停输入。

当TXHALT *为低电平时，数据传输会暂停，

的HOTLink发送填充字符（ K28.5 ）。当TXHALT *为无效

高，正常的数据处理进行。

当编码器被旁路（ ENCBYP *是低的）， TXDATA [9]作为功能

在10位或12位的预编码发送字符的第10位。

TXPER

TTL输出，改变发送奇偶校验错误输出。

下面TXCLK ↑或当FIFO被旁路（ FIFOBYP *为低电平）和编码器是恩

REFCLK-

体健（ ENCBYP *高）该引脚为输出，表明奇偶校验错误

在TXDATA已经发现[7： 0]， TXSC / D *， TXSVS和TXOPIN输入。

TTL输入，采样

在TXCLK ↑或

REFCLK ↑ ，

内部上拉

发送发送违反符号输入。

当发送FIFO使能时，此输入随TXSOC解释

和TXSC / D * （见

表2

有关详细信息）。

当编码器被旁路（ ENCBYP *是低的），并在10位模式

（ BYTE8 / 10 *是低的）， TXDATA [10]的功能为12位的第11位的预

编码发送字符。

发射单元格输入启动。

当发送FIFO使能（ FIFOBYP *高），这个输入作为

一个消息帧定界符，以指示一个数据包的开始。这是

随着TXSVS和TXSC / D *解释（见

表2

有关详细信息）。

当发送FIFO被旁路（ FIFOBYP *为低电平），此输入是

奇偶校验使能输入，使TXDATA [ 7 ： 0 ]奇奇偶校验，

TXSC / D * ， TXSVS和TXOPIN投入。

当编码器被旁路（ ENCBYP *是低的），并在10位模式

（ BYTE8 / 10 *是低的）， TXDATA [11]作为第12位的12位的（MSB）

预编码发送字符。

信号说明

发射路径信号

44 ，42， TXDATA [7 ：0]的

40, 36,

34, 32,

30, 22

TXINT /

TXOPIN /

TXDATA[8]

TTL输入，采样

在TXCLK ↑或

REFCLK ↑ ，

内部上拉

TXSVS /

TXDATA[10]

TXSOC /

PAREN /

TXDATA[11]

TTL输入，采样

在TXCLK ↑或

REFCLK ↑ ，

内部上拉

CY7C924DX

引脚说明

（续）

CY7C924DX的HOTLink收发器

针＃

名字

TXSC / D *

I / O特性

TTL输入，采样

在TXCLK ↑或

REFCLK ↑ ，

内部上拉

TTL输入，采样

在TXCLK ↑或

REFCLK ↑ ，

内部上拉

TTL输入，采样

在TXCLK ↑ ，

内部上拉

信号说明

发送特殊字符或数据选择输入。

当发送FIFO使能时，此输入与TXSVS一起解析

和TXSOC （见

表2

有关详细信息）。

当编码器被旁路（ ENCBYP *为低电平） TXSC / D *被忽略。

发送使能输入。

数据启用对TXDATA [11：0 ]数据总线的写操作。高电平有效

当配置为级联时机，低电平有效，当配置为UTOPIA

时序。

发送停止对Start_Of_Cell输入。

当发送FIFO使能信号，该信号被用来防止排队数据

从人物被串行传输。虽然TXSTOP *为无效

（高），数据流经发送FIFO没有中断。当

TXSTOP *有效（低电平），数据传输继续，直到TXSOC位

字符流，在该点的数据传输停止在检测到。如果

TXSTOP *瞬间拉高，然后重申，一个“细胞” （解

限于由SOC的位）被发送。停止传输， FIFO空条件

系统蒸发散填充为C5.0 （ K28.5 ）字符。

当发送FIFO被旁路（ FIFOBYP * = LOW ）， TXSTOP *没有

功能。该输入可悬空或高电平。

TXCLK

TTL时钟输入，

内部上拉

三态TTL输出，

以下更改

TXCLK ↑或

REFCLK-

发送FIFO时钟。

并行接口的输入时钟，当发送FIFO使能。

用于采样的所有发送FIFO相关的接口信号。

发送FIFO满状态标志。

当配置为UTOPIA时间，高电平有效，当配置为低电平有效

级联时机。

当发送FIFO使能（ FIFOBYP *高）， TXFULL *表示

一个发送FIFO满状态。当TXFULL *首先断言，发射

FIFO可以接受的最低八额外的写周期没有损失

数据。

当发送FIFO被旁路（ FIFOBYP *为低电平），与RANGESEL

高或低SPDSEL ， TXFULL *切换一半的REFCLK率提供

一个字符率的指示。当TXFULL *表示数据可以被接受

非满状态。

TXHALF *

三态TTL输出，

以下更改

TXCLK ↑或

REFCLK-

三态TTL输出，

以下更改

TXCLK ↑或

REFCLK-

发送FIFO半满状态标志。低电平有效。

当发送FIFO使能， TXHALF *为低电平时，

发送FIFO

≥

半满（ 128个字符）。

[ 1：0]低TXHALF *仅是由RESET *断言设置为高阻状态。

发送FIFO空状态标志。

当配置为UTOPIA时间，高电平有效，当配置为低电平有效

级联时机。

当发送FIFO使能， TXEMPTY *断言或者当没有

数据已经被加载到发送FIFO时，或者当发送FIFO具有

被清空由任一个发送FIFO复位或由正常传输

FIFO的内容。

当TXBISTEN *为低电平时， TXEMPTY *成为发射BIST-

循环计数器指示（不论FIFOBYP *的逻辑状态）。在此模式下

TXEMPTY *是在每个传递结束保持一个TXCLK期

BIST序列。

当发送FIFO被旁路， TXEMPTY *断言，表明

发射机可以接收数据。 TXEMPTY *也被用来作为一个BIST进展

当TXBISTEN *被认定指标。

TXEN *

TXSTOP *

TXFULL *

TXEMPTY *