这部分是不推荐用于新设计
使用CY7C68300B EZ -USB AT2LP USB2.0到ATA / ATAPI
桥新设计
CY7C68300A
EZ -USB AT2
USB 2.0到ATA / ATAPI桥
1.0
特点
与USB -IF规格符合USB 2.0的时，
USB
海量存储类，
和USB
海量存储
类仅成批传输规范
运行于高温（ 480 Mbps）的或满（ 12 Mbps）的速度
与T13的ATA / ATAPI - 6规范草案符合
支持48位寻址的大硬盘
支持PIO模式0 ， 3 ， 4 ，和UDMA模式2 ， 4
使用包含USB一个外部串行EEPROM
设备序列号，供应商和产品标识
数据，以及设备配置数据
ATA接口IRQ信号支持
支持一个ATA / ATAPI设备配置
无论是作为主站或从站
“ ATA-启用”输入信号，这三个国家都
为了允许共享ATA接口上的信号
与另一个控制器的总线（例如，在IEEE -1394以
ATA桥接芯片）
支持通过USB板级制造测试
接口
自供电设备工作电压为3.3V
56引脚SSOP和56引脚QFN封装
2.0
介绍
该CY7C68300A实现一个固定功能桥接
一个USB端口和一个ATA-或ATAPI为主的大众之间
存储设备接口。这座桥附着在
海量存储
类仅成批传输规范
并且意欲
自供电设备。
在CY7C68300A的USB端口连接到主机
计算机直接或通过USB集线器的下游端口。
主机软件问题命令和数据的CY7C68300A
SCL
RESET
I2C-Compatible
总线控制器
SDA
24
兆赫
XTAL
PLL
ATA_EN （ ATA INTERF王牌三态）
AT2内在逻辑
ATA INTERF王牌
ControlSignals
控制
ATA
16位ATA数据
INTERF王牌
逻辑
VBUS
D+
D-
USB 2.0 XCVR
CY智能USB
FS / HS
发动机
4kBy teFIFO
数据
图1-1 。框图
赛普拉斯半导体公司
文件编号： 38-08031牧师* E
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2005年9月15日
这部分是不推荐用于新设计
使用CY7C68300B EZ -USB AT2LP USB2.0到ATA / ATAPI
桥新设计
CY7C68300A
并利用从CY7C68300A接收状态和数据
标准的USB协议。
该CY7C68300A的ATA / ATAPI接口连接到
大容量存储设备。一个4字节的缓冲区最大限度地ATA / ATAPI
通过因设备觅损失最小化数据传输速率
次。 ATA接口支持ATA PIO模式0,3 ，和4 ，
和超DMA模式2和4 。
设备初始化过程是可配置的，从而使
CY7C68300A初始化ATA / ATAPI设备，无需软件
干预。
3.0
3.1
引脚分配
引脚图
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
DD13
DD14
DD15
GND
NC
VCC
GND
IORDY
DMARQ
AVCC
XTALOUT
XTALIN
AGND
VCC
DPLUS
DMINUS
GND
VCC
GND
PU10K
版权所有
SCL
SDA
VCC
DD0
DD1
DD2
DD3
DD12
DD11
DD10
DD9
DD8
ATA_EN
VCC
RESET＃
GND
ARESET ＃
VBUS_PWR_VALID
CS1#
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
EZ- USB AT2
CY7C68300A
56引脚SSOP
CS0#
DA2
DA1
DA0
INTRQ
VCC
DMACK ＃
DIOR ＃
DIOW ＃
GND
VCC
GND
DD7
DD6
DD5
DD4
图3-1 。 56引脚SSOP
文件编号： 38-08031牧师* E
第21 2
这部分是不推荐用于新设计
使用CY7C68300B EZ -USB AT2LP USB2.0到ATA / ATAPI
桥新设计
CY7C68300A
ATA_EN
44
DD15
DD14
DD13
DD12
DD11
DD10
GND
GND
VCC
56
55
54
53
52
51
50
49
48
47
46
45
IORDY
DMARQ
AVCC
XTALOUT
XTALIN
AGND
VCC
DPLUS
DMINUS
GND
VCC
GND
PU10K
版权所有
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
43
42
41
40
39
38
VCC
DD9
DD8
NC
RESET＃
GND
ARESET ＃
VBUS_PWR_VALID
CS1#
CS0#
DA2
DA1
DA0
INTRQ
VCC
DMACK ＃
DIOR ＃
DIOW ＃
EZ- USB AT2
CY7C68300A
56引脚QFN
37
36
35
34
33
32
31
30
29
GND
图3-2 。 56引脚QFN
引脚说明
SSOP QFN
针
引脚引脚名称
1
2
3
4
5
6
7
8
9
10
50
51
52
53
54
55
56
1
2
3
DD13
DD14
DD15
GND
NC
V
CC
GND
IORDY
DMARQ
AV
CC
PWR
GND
I
[1]
I
[1]
PWR
I
I
针
TYPE
I / O
[1]
I / O
[1]
I / O
[1]
GND
高阻
在启动时默认状态
高阻
高阻
高阻
ATA数据位13 。
ATA数据位14 。
ATA数据位15 。
地面上。
版权所有。
该引脚应保持无连接。
V
CC
。连接到3.3V电源。
地面上。
ATA控制。
ATA控制。
模拟V
CC
。连接V
CC
通过最短路径
可能。
引脚说明
注意：
1. ATA接口引脚处于非活动状态时ATA_EN没有断言。
文件编号： 38-08031牧师* E
GND
VCC
VCC
SDA
DD0
DD1
DD2
DD3
DD4
DD5
DD6
DD7
SCL
第21 3
这部分是不推荐用于新设计
使用CY7C68300B EZ -USB AT2LP USB2.0到ATA / ATAPI
桥新设计
CY7C68300A
引脚说明
（续）
SSOP QFN
针
引脚引脚名称
11
12
13
14
15
4
5
6
7
8
XTALOUT
XTALIN
AGND
V
CC
DPLUS
针
TYPE
XTAL
XTAL
GND
PWR
I / O
在启动时默认状态
XTAL
XTAL
引脚说明
24 MHz的晶振输出
（参见3.2.3节） 。
24 MHz的晶振输入
（参见3.2.3节） 。
模拟地。
连接到地面尽可能短的路径
可能。
V
CC
。连接到3.3V电源。
拉高时复位
USB D +信号
（参见3.2.1节） 。
活跃的。当复位
公布，上拉是
通过引脚46 （ SSOP ）控制/
39 （ QFN ） 。当VBUS_
PWR_VALID为高时，线
被拉起。 VBUS_PWR
_VALID轮询在启动
然后每隔20毫秒。
高阻
USB D-信号
（参见3.2.1节） 。
地面上。
V
CC
。连接到3.3V电源。
地面上。
高阻
绑10K ± 5 ％的上拉电阻。
版权所有。
绑到GND 。
O
I / O
PWR
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
GND
PWR
GND
O / Z
[1]
O / Z
[1]
PWR
I
[1]
输入
驱动为高电平（ CMOS ）
驱动为高电平（ CMOS ）
高阻
高阻
高阻
高阻
高阻
高阻
高阻
高阻
SCL / SDA将活跃
时钟信号我
2
C兼容接口
（见
几个ms启动时。然后， 3.2.2 ） 。
驱动为高电平。
因为我的数据信号
2
C兼容接口
（参见3.2.2节） 。
V
CC
。连接到3.3V电源。
ATA数据位0 。
ATA数据位1 。
ATA数据位2 。
ATA数据位3 。
ATA数据位4 。
ATA数据位5 。
ATA数据位6 。
ATA数据位7 。
地面上。
V
CC
。连接到3.3V电源。
地面上。
ATA控制。
ATA控制。
ATA控制。
V
CC
。连接到3.3V电源。
IDE ATA中断请求。
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
DMINUS
GND
V
CC
GND
PU10K
储备
D
SCL
SDA
V
CC
DD0
DD1
DD2
DD3
DD4
DD5
DD6
DD7
GND
V
CC
GND
DIOW ＃
[2]
DIOR ＃
DMACK ＃
V
CC
INTRQ
DA0
DA1
DA2
CS0#
CS1#
I / O
GND
PWR
GND
O / Z
[1]
驱动为高电平（ CMOS ）
O / Z
[1]
驱动为高电平后， 2毫秒的延迟
ATA地址。
O / Z
[1]
驱动为高电平后， 2毫秒的延迟
ATA地址。
O / Z
[1]
驱动为高电平后， 2毫秒的延迟
ATA地址。
O / Z
[1]
驱动为高电平后， 2毫秒的延迟
ATA芯片选择。
O / Z
[1]
驱动为高电平后， 2毫秒的延迟
ATA芯片选择。
文件编号： 38-08031牧师* E
第21 4
这部分是不推荐用于新设计
使用CY7C68300B EZ -USB AT2LP USB2.0到ATA / ATAPI
桥新设计
CY7C68300A
引脚说明
（续）
SSOP QFN
针
引脚引脚名称
46
47
48
49
39
40
41
42
VBUS_PW
R_VALID
ARESET ＃
GND
RESET＃
针
TYPE
I
O / Z
[1]
GND
I
在启动时默认状态
输入
引脚说明
VBUS检测。
表示对CY7C68300A的VBUS
电源存在。
ATA复位。
地面上。
低电平有效复位。
复位整个芯片。这个引脚通常
通过100K电阻连接到VCC和GND到通过
0.1 μF电容，提供10 ms的复位。
V
CC
。连接到3.3V电源。
输入 - 如果CY7C68300A不
在MFG模式，轮询每20
启动后毫秒。如果低，
引脚SSOP 36-38 ， 41-45
47或引脚QFN 29-31 ，
34-38和40是三
说。
高电平有效。
ATA接口使能。允许ATA总线共享
与其它主机设备。设置ATA_EN = 1启用ATA
接口以进行正常操作。禁用ATA_EN三态
（高阻）的ATA接口，并停止ATA接口的状态
机器逻辑。
50
51
43
44
V
CC
ATA_EN
PWR
I
52
53
54
55
56
45
46
47
48
49
DD8
DD9
DD10
DD11
DD12
I / O
[1]
高阻
I / O
[1]
高阻
I / O
[1]
高阻
I / O
[1]
高阻
I / O
[1]
高阻
ATA数据位8 。
ATA数据位9 。
ATA数据位10 。
ATA数据位11 。
ATA数据位12 。
3.2
3.2.1
额外的引脚说明
DPLUS ， DMINUS
20pF
24MHz晶振
DPLUS和DMINUS是USB信号引脚，并且它们
应该连接到USB接口的D +和D-引脚。
因为它们在高频下，将USB信号进行操作
设计的布局时需要特殊考虑
PCB 。
3.2.2
SCL，SDA
20pF
时钟和数据引脚为我
2
C兼容接口应该是
连接到您的配置EEPROM和V
CC
通过
2.2K电阻。
3.2.3
XTALIN ， XTALOUT
图3-3 。 XTALIN ， XTALOUT图
可以在所有circum-正确检测ATA_EN信号
立场。该CY7C68300A会表现在以下
方式：
如果ATA_EN转换到“0”在正常操作期间，该
CY7C68300A会断开USB拖放到
低功率模式。
如果ATA_EN转换到'1'时，在低功率模式和
没有其他情况导致的低功耗状态时，
CY7C68300A将返回后复位状态，重新连接
到USB 。
如果CY7C68300A已经在暂停和ATA_EN
过渡到“0”时， CY7C68300A将恢复只长
足以停止驱动ATA接口（高阻）和降
回到低功耗了。
如果CY7C68300A已经在暂停和ATA_EN
转变到“1”时， CY7C68300A将恢复仅长
足以启动驱动ATA接口和下降到低
电源了。
该CY7C68300A需要24 MHz信号，以获得内部
时序。通常，一个24 MHz的并联谐振根本
模式晶体使用，但是从另一个24 MHz的方波
源也可以被使用。如果使用的是晶体，连接销
到XTALIN和XTALOUT ，并通过20 pF的电容
到GND 。如果备用时钟源时，将其应用到XTALIN
离开XTALOUT开放。
3.2.4
ATA_EN
ATA_EN允许与其他主设备的总线共享。环境
ATA_EN = 1启用ATA接口的正常运行。
设置ATA_EN = 0禁用（高阻）的ATA接口引脚
并删除了USB的CY7C68300A 。因为
CY7C68300A支持真正的低功耗USB挂起状态，
溶液中加入新的功能，以确保转换的
注意：
2.信号名称后面的＃号表示它是一个低电平有效的信号。
文件编号： 38-08031牧师* E
第21 5
QQ：2880707522 复制
