使用ULTRA37000
所有新设计
CY7C375i
UltraLogic 128个宏单元CPLD的Flash
特点
128个宏单元的8个逻辑块
- 128个I / O引脚
五个专用的输入，包括4个时钟引脚
在系统内可编程（ ISR ） Flash技术
- JTAG接口
所有I / O和专用输入总线保持功能
没有隐藏延误
高速
— f
最大
= 125 MHz的
— t
PD
= 10纳秒
— t
S
= 5.5纳秒
— t
CO
= 6.5纳秒
完全符合PCI标准
3.3V或5.0V的I / O操作
提供160引脚TQFP ， CQFP和PGA封装
功能说明
该CY7C375i是一个在系统内可编程的情结
可编程逻辑器件（CPLD ），并且部分
F
LASH
370i 系列高密度，高速的CPLD。喜欢
在F所有成员
LASH
370i系列， CY7C375i是
设计带来的易用性和高性能
22V10高密度可编程逻辑器件。
像所有的UltraLogic F
LASH
370i器件， CY7C375i
电可擦除和系统内可编程（ ISR ） ，
从而简化了设计和制造流程，从而
降低了成本。赛普拉斯ISR功能的实现
通过JTAG串行接口。数据移入和移出
通过SDI和SDO引脚。在ISR接口已启用
使用的编程电压引脚（ISR
EN
） 。另外，
因为在F的优良可路由的
LASH
370i的设备，
ISR通常允许用户更改现有的逻辑设计，而
同时固定的引脚分配。
输入
1
输入
MACROCELL
4
时钟
输入
4
输入/ CLOCK
宏单元
4
36
PIM
16
36
16
36
16
36
16
逻辑
块
16个I / O的
I / O
112
-I / O
127
逻辑框图
I / O
0
-I / O
15
16个I / O的
逻辑
块
A
16个I / O的
逻辑
块
36
16
36
16
36
16
36
16
H
逻辑
块
16个I / O的
I / O
16
-I / O
31
B
16个I / O的
逻辑
块
G
逻辑
块
16个I / O的
I / O
96
-I / O
111
I / O
32
-I / O
47
C
16个I / O的
逻辑
块
F
逻辑
块
16个I / O的
I / O
80
-I / O
95
I / O
48
-I / O
63
D
64
E
64
I / O
64
-I / O
79
选购指南
7C375i - 125 7C375i -100 7C375i -83
最大传播延迟
[1]
最小的建立，T
S
最大时钟到输出
[1]
, t
CO
典型电源电流，我
CC
, t
PD
10
5.5
6.5
125
12
6
7
125
15
8
8
125
7C375iL–83
15
8
8
75
7C375i -66 7C375iL -66单元
20
10
10
125
20
10
10
75
ns
ns
ns
mA
注意：
1. 3.3V的I / O模式时序加法器，T
3.3IO
，必须被添加到本说明书中当V
CCIO
= 3.3V
赛普拉斯半导体公司
文件编号： 38-03029修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年5月10日
使用ULTRA37000
所有新设计
销刀豆网络gurations
（续）
PGA
底部视图
R
P
I / O
109
I / O
112
I / O
115
I / O
118
I / O
121
I / O
123
I / O
126
I / O
127
I / O
0
I / O
3
I / O
5
I / O
7
I / O
10
I / O
11
I / O
14
CY7C375i
I / O
106
I / O
110
I / O
113
I / O
108
I / O
111
/ SDI
I / O
104
I / O
107
I / O
116
I / O
119
I / O
122
I / O
125
GND
I / O
1
I / O
4
I / O
6
I / O
9
I / O
13
I / O
15
I / O
17
I / O
16
I / O
19
N
M
I / O
105
I / O
114
I / O
117
I / O
120
I / O
124
ISR
EN
I / O
2
GND
I / O
8
I / O
12
GND
I / O
102
V
CC
V
CC
GND
V
CC
GND
I / O
18
I / O
20
/ SCLK
I / O
23
I / O
22
L
I / O
100
I / O
101
I / O
103
I / O
21
I / O
25
K
I / O
98
I / O
99
GND
CLK
3
/I
4
CLK
2
/I
3
I / O
92
I / O
24
I / O
26
I / O
27
J
I / O
96
I / O
97
V
CC
V
CC
CLK
28
CLK
0
/I
0
CLK1
/I1
GND
I / O
29
I / O
30
H
I / O
95
GND
GND
GND
GND
I / O
31
G
I / O
94
I / O
93
V
CC
V
CC
I / O
33
I / O
32
F
I / O
91
I / O
90
I / O
88
I / O
35
I / O
34
E
I / O
89
I / O
87
I / O
85
I / O
39
I / O
37
I / O
36
D
I / O
86
I / O
84
I / O
82
GND
I / O
76
/ SDO
I / O
73
V
CC
GND
V
CC
V
CC
I / O
56
I / O
53
I / O
43
I / O
40
I / O
38
C
I / O
83
I / O
81
GND
I / O
72
GND
I / O
66
I
2
I / O
60
I / O
50
I / O
47
I / O
44
I / O
41
B
I / O
80
I / O
79
I / O
77
I / O
70
I / O
68
I / O
65
GND
I / O
61
I / O
58
I / O
55
I / O
52
/
I / O
49
SMODE
I / O
71
12
I / O
51
13
I / O
46
I / O
42
A
I / O
78
1
I / O
75
2
I / O
74
3
I / O
71
4
I / O
69
5
I / O
67
6
I / O
64
7
I / O
63
8
I / O
62
9
I / O
59
10
I / O
57
11
I / O
48
14
I / O
45
15
功能说明
在128个宏单元的CY7C375i之间有分歧
8个逻辑块。每个逻辑块包含16个宏单元，一
72× 86乘积项阵列，以及一个智能乘积项
分配器。
逻辑块的F
LASH
370i架构连接
有一个非常快速和可预测的路由资源的
可编程互连矩阵（PIM） 。在PIM带来
灵活性，可路由性，速度和均匀的延迟的互
连接。
在F的所有成员一样
LASH
370i系列， CY7C375i有丰富
在I / O资源。在设备的每一个宏单元设有一个
相关的I / O引脚，导致128 I / O引脚上的CY7C375i 。
此外，还有一个专用的输入和4输入/时钟
销。
最后， CY7C375i拥有一个非常简单的时序模型。
不像其他的高密度的CPLD架构中，没有
隐藏的速度延迟，如扇出效果，互连
延迟，或膨胀的延迟。不管有多少
使用的资源或应用的类型，定时参
在CY7C375i ETERS保持相同。
逻辑块
逻辑块的数目区分的成员
F
LASH
370i系列。该CY7C375i包括8个逻辑块。
每个逻辑块构成一个乘积项阵列，一
乘积项分配器和16个宏单元。
产品期限阵列
的F的乘积项阵列
LASH
370i逻辑块包括
来自PIM 36输入和输出的86个乘积项的
乘积项分配器。从PIM 36输入是
可在正的和负的极性，使得
整个数组的大小72× 86这大阵中的每个逻辑块
允许非常复杂的功能可以在单个实施
通过该装置传递。
产品期限分配器
该产品期限分配器是一个动态的，可配置的资源
该产品转移条款，要求他们宏蜂窝。任何
产品方面介于0和16号包可
分配给任何的逻辑块宏单元（这被称为
产品长期转向） 。此外，乘积项可
多个宏单元之间共享。这意味着产物
方面是共同的一个以上的输出方案需要
mented在单个产品中的术语。产品长期转向
第17页4
文件编号： 38-03029修订版**
使用ULTRA37000
所有新设计
乘积项的共享有利于增加有效密度
这架F
LASH
370i可编程逻辑器件。需要注意的是乘积项分配
通过软件处理，而且是对用户不可见。
I / O宏单元
每对CY7C375i宏单元都有独立的I / O
与它相关联的脚。输入到宏小区是的总和
从产物中术语的乘积项为0至16
分配器。宏蜂窝包括可以是一个寄存器
可选绕过，在输入金额，期限极性控制，
和四个全局时钟触发寄存器。宏蜂窝
还设有一个独立的反馈路径， PIM ，这样的
如果注册的I / O引脚被用作输入可埋。
可编程互连矩阵
可编程互连矩阵（PIM）连接
8个逻辑块上的CY7C375i到输入端和各
等。所有的投入（包括反馈）通过PIM旅行。
目前发生的信号遍历速度不罚
PIM 。
程序设计
对于ISR编程的概述，请参阅在F
LASH
370i
系列数据手册和ISR电缆和软件规格
程序，请参考ISR数据表。供的详细描述
ISR能力，指的是赛普拉斯应用笔记， “一
介绍了在系统重新编程为F
LASH
370i.”
PCI法规遵从
这架F
LASH
370i系列CMOS CPLD产品完全符合
由PCI特别公布的PCI本地总线规范
兴趣小组。的简单的和可预测的时序模型
F
LASH
370i确保符合PCI规格的交流
独立设计的。另一方面，在CPLD与
没有简单的和可预测的时序， PCI FPGA架构
遵守依赖于路由和乘积项
分布。
3.3V或5.0V的I / O操作
CY7C375i
这架F
LASH
370i家族可以被配置在这两个操作
3.3V和5.0V系统。所有器件都具有两套V的
CC
引脚：
一组，V
CCINT
，用于内部操作和输入缓冲器，并
另一组，V
CCIO
，对于I / O输出驱动器。 V
CCINT
引脚必须
总是被连接到一个5.0V电源。然而，该
V
CCIO
引脚可以连接到3.3V或5.0V电源
供给，根据输出要求。当V
CCIO
销被连接到5.0V源时，I / O电压电平是
与5.0V系统兼容。当V
CCIO
引脚
连接到3.3V电源，输入电压电平是
与两个5.0V和3.3V系统兼容，而输出
电压电平为3.3V系统兼容。将有
操作时，所有输出缓冲区的附加时延
在3.3V的I / O模式。我3.3V的更大的灵活性/ O能力
可在商用和工业温度范围。
所有的I / O和专用输入总线保持功能
除了ISR能力，一项新功能称为总线保持有
被添加到所有的F
LASH
370i的I / O和专用输入引脚。
总线保持，这是流行的内部的改进版本
上拉电阻，是一种弱锁存器连接到不销
不影响设备的性能。作为一个锁存器，总线保持
回忆的插头的最后一个状态时，它处于三态，从而
降低总线接口的应用系统噪声。总线保持
还允许使用的器件引脚保持悬空
在黑板上，这为原型设计过程中是非常有用的
设计师可以路由的新信号，该设备无需切割
跟踪连接到V
CC
或GND 。
设计工具
开发软件为CY7C375i可从
赛普拉斯
经
,
经
专业和
经
进入─
奖品软件包。请查阅数据表
这些产品的详细信息。此外，公司还积极
支持几乎所有的第三方设计工具。请参阅
有关详细信息，第三方工具的支持。
文件编号： 38-03029修订版**
第17页5
使用ULTRA37000
所有新设计
CY7C375i
UltraLogic 128个宏单元CPLD的Flash
特点
128个宏单元的8个逻辑块
- 128个I / O引脚
五个专用的输入，包括4个时钟引脚
在系统内可编程（ ISR ） Flash技术
- JTAG接口
所有I / O和专用输入总线保持功能
没有隐藏延误
高速
— f
最大
= 125 MHz的
— t
PD
= 10纳秒
— t
S
= 5.5纳秒
— t
CO
= 6.5纳秒
完全符合PCI标准
3.3V或5.0V的I / O操作
提供160引脚TQFP ， CQFP和PGA封装
功能说明
该CY7C375i是一个在系统内可编程的情结
可编程逻辑器件（CPLD ），并且部分
F
LASH
370i 系列高密度，高速的CPLD。喜欢
在F所有成员
LASH
370i系列， CY7C375i是
设计带来的易用性和高性能
22V10高密度可编程逻辑器件。
像所有的UltraLogic F
LASH
370i器件， CY7C375i
电可擦除和系统内可编程（ ISR ） ，
从而简化了设计和制造流程，从而
降低了成本。赛普拉斯ISR功能的实现
通过JTAG串行接口。数据移入和移出
通过SDI和SDO引脚。在ISR接口已启用
使用的编程电压引脚（ISR
EN
） 。另外，
因为在F的优良可路由的
LASH
370i的设备，
ISR通常允许用户更改现有的逻辑设计，而
同时固定的引脚分配。
输入
1
输入
MACROCELL
4
时钟
输入
4
输入/ CLOCK
宏单元
4
36
PIM
16
36
16
36
16
36
16
逻辑
块
16个I / O的
I / O
112
-I / O
127
逻辑框图
I / O
0
-I / O
15
16个I / O的
逻辑
块
A
16个I / O的
逻辑
块
36
16
36
16
36
16
36
16
H
逻辑
块
16个I / O的
I / O
16
-I / O
31
B
16个I / O的
逻辑
块
G
逻辑
块
16个I / O的
I / O
96
-I / O
111
I / O
32
-I / O
47
C
16个I / O的
逻辑
块
F
逻辑
块
16个I / O的
I / O
80
-I / O
95
I / O
48
-I / O
63
D
64
E
64
I / O
64
-I / O
79
选购指南
7C375i - 125 7C375i -100 7C375i -83
最大传播延迟
[1]
最小的建立，T
S
最大时钟到输出
[1]
, t
CO
典型电源电流，我
CC
, t
PD
10
5.5
6.5
125
12
6
7
125
15
8
8
125
7C375iL–83
15
8
8
75
7C375i -66 7C375iL -66单元
20
10
10
125
20
10
10
75
ns
ns
ns
mA
注意：
1. 3.3V的I / O模式时序加法器，T
3.3IO
，必须被添加到本说明书中当V
CCIO
= 3.3V
赛普拉斯半导体公司
文件编号： 38-03029修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年5月10日
使用ULTRA37000
所有新设计
销刀豆网络gurations
（续）
PGA
底部视图
R
P
I / O
109
I / O
112
I / O
115
I / O
118
I / O
121
I / O
123
I / O
126
I / O
127
I / O
0
I / O
3
I / O
5
I / O
7
I / O
10
I / O
11
I / O
14
CY7C375i
I / O
106
I / O
110
I / O
113
I / O
108
I / O
111
/ SDI
I / O
104
I / O
107
I / O
116
I / O
119
I / O
122
I / O
125
GND
I / O
1
I / O
4
I / O
6
I / O
9
I / O
13
I / O
15
I / O
17
I / O
16
I / O
19
N
M
I / O
105
I / O
114
I / O
117
I / O
120
I / O
124
ISR
EN
I / O
2
GND
I / O
8
I / O
12
GND
I / O
102
V
CC
V
CC
GND
V
CC
GND
I / O
18
I / O
20
/ SCLK
I / O
23
I / O
22
L
I / O
100
I / O
101
I / O
103
I / O
21
I / O
25
K
I / O
98
I / O
99
GND
CLK
3
/I
4
CLK
2
/I
3
I / O
92
I / O
24
I / O
26
I / O
27
J
I / O
96
I / O
97
V
CC
V
CC
CLK
28
CLK
0
/I
0
CLK1
/I1
GND
I / O
29
I / O
30
H
I / O
95
GND
GND
GND
GND
I / O
31
G
I / O
94
I / O
93
V
CC
V
CC
I / O
33
I / O
32
F
I / O
91
I / O
90
I / O
88
I / O
35
I / O
34
E
I / O
89
I / O
87
I / O
85
I / O
39
I / O
37
I / O
36
D
I / O
86
I / O
84
I / O
82
GND
I / O
76
/ SDO
I / O
73
V
CC
GND
V
CC
V
CC
I / O
56
I / O
53
I / O
43
I / O
40
I / O
38
C
I / O
83
I / O
81
GND
I / O
72
GND
I / O
66
I
2
I / O
60
I / O
50
I / O
47
I / O
44
I / O
41
B
I / O
80
I / O
79
I / O
77
I / O
70
I / O
68
I / O
65
GND
I / O
61
I / O
58
I / O
55
I / O
52
/
I / O
49
SMODE
I / O
71
12
I / O
51
13
I / O
46
I / O
42
A
I / O
78
1
I / O
75
2
I / O
74
3
I / O
71
4
I / O
69
5
I / O
67
6
I / O
64
7
I / O
63
8
I / O
62
9
I / O
59
10
I / O
57
11
I / O
48
14
I / O
45
15
功能说明
在128个宏单元的CY7C375i之间有分歧
8个逻辑块。每个逻辑块包含16个宏单元，一
72× 86乘积项阵列，以及一个智能乘积项
分配器。
逻辑块的F
LASH
370i架构连接
有一个非常快速和可预测的路由资源的
可编程互连矩阵（PIM） 。在PIM带来
灵活性，可路由性，速度和均匀的延迟的互
连接。
在F的所有成员一样
LASH
370i系列， CY7C375i有丰富
在I / O资源。在设备的每一个宏单元设有一个
相关的I / O引脚，导致128 I / O引脚上的CY7C375i 。
此外，还有一个专用的输入和4输入/时钟
销。
最后， CY7C375i拥有一个非常简单的时序模型。
不像其他的高密度的CPLD架构中，没有
隐藏的速度延迟，如扇出效果，互连
延迟，或膨胀的延迟。不管有多少
使用的资源或应用的类型，定时参
在CY7C375i ETERS保持相同。
逻辑块
逻辑块的数目区分的成员
F
LASH
370i系列。该CY7C375i包括8个逻辑块。
每个逻辑块构成一个乘积项阵列，一
乘积项分配器和16个宏单元。
产品期限阵列
的F的乘积项阵列
LASH
370i逻辑块包括
来自PIM 36输入和输出的86个乘积项的
乘积项分配器。从PIM 36输入是
可在正的和负的极性，使得
整个数组的大小72× 86这大阵中的每个逻辑块
允许非常复杂的功能可以在单个实施
通过该装置传递。
产品期限分配器
该产品期限分配器是一个动态的，可配置的资源
该产品转移条款，要求他们宏蜂窝。任何
产品方面介于0和16号包可
分配给任何的逻辑块宏单元（这被称为
产品长期转向） 。此外，乘积项可
多个宏单元之间共享。这意味着产物
方面是共同的一个以上的输出方案需要
mented在单个产品中的术语。产品长期转向
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文件编号： 38-03029修订版**
使用ULTRA37000
所有新设计
乘积项的共享有利于增加有效密度
这架F
LASH
370i可编程逻辑器件。需要注意的是乘积项分配
通过软件处理，而且是对用户不可见。
I / O宏单元
每对CY7C375i宏单元都有独立的I / O
与它相关联的脚。输入到宏小区是的总和
从产物中术语的乘积项为0至16
分配器。宏蜂窝包括可以是一个寄存器
可选绕过，在输入金额，期限极性控制，
和四个全局时钟触发寄存器。宏蜂窝
还设有一个独立的反馈路径， PIM ，这样的
如果注册的I / O引脚被用作输入可埋。
可编程互连矩阵
可编程互连矩阵（PIM）连接
8个逻辑块上的CY7C375i到输入端和各
等。所有的投入（包括反馈）通过PIM旅行。
目前发生的信号遍历速度不罚
PIM 。
程序设计
对于ISR编程的概述，请参阅在F
LASH
370i
系列数据手册和ISR电缆和软件规格
程序，请参考ISR数据表。供的详细描述
ISR能力，指的是赛普拉斯应用笔记， “一
介绍了在系统重新编程为F
LASH
370i.”
PCI法规遵从
这架F
LASH
370i系列CMOS CPLD产品完全符合
由PCI特别公布的PCI本地总线规范
兴趣小组。的简单的和可预测的时序模型
F
LASH
370i确保符合PCI规格的交流
独立设计的。另一方面，在CPLD与
没有简单的和可预测的时序， PCI FPGA架构
遵守依赖于路由和乘积项
分布。
3.3V或5.0V的I / O操作
CY7C375i
这架F
LASH
370i家族可以被配置在这两个操作
3.3V和5.0V系统。所有器件都具有两套V的
CC
引脚：
一组，V
CCINT
，用于内部操作和输入缓冲器，并
另一组，V
CCIO
，对于I / O输出驱动器。 V
CCINT
引脚必须
总是被连接到一个5.0V电源。然而，该
V
CCIO
引脚可以连接到3.3V或5.0V电源
供给，根据输出要求。当V
CCIO
销被连接到5.0V源时，I / O电压电平是
与5.0V系统兼容。当V
CCIO
引脚
连接到3.3V电源，输入电压电平是
与两个5.0V和3.3V系统兼容，而输出
电压电平为3.3V系统兼容。将有
操作时，所有输出缓冲区的附加时延
在3.3V的I / O模式。我3.3V的更大的灵活性/ O能力
可在商用和工业温度范围。
所有的I / O和专用输入总线保持功能
除了ISR能力，一项新功能称为总线保持有
被添加到所有的F
LASH
370i的I / O和专用输入引脚。
总线保持，这是流行的内部的改进版本
上拉电阻，是一种弱锁存器连接到不销
不影响设备的性能。作为一个锁存器，总线保持
回忆的插头的最后一个状态时，它处于三态，从而
降低总线接口的应用系统噪声。总线保持
还允许使用的器件引脚保持悬空
在黑板上，这为原型设计过程中是非常有用的
设计师可以路由的新信号，该设备无需切割
跟踪连接到V
CC
或GND 。
设计工具
开发软件为CY7C375i可从
赛普拉斯
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文件编号： 38-03029修订版**
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