CY7C373i
UltraLogic 64宏单元CPLD的Flash
特点
64宏单元中的四个逻辑块
64个I / O引脚
5专用的输入，包括4个时钟引脚
在系统内可编程 （ ISR ）闪存
技术
- JTAG接口
所有I / O和专用输入总线保持功能
没有隐藏延误
高速
— f
最大
= 125 MHz的
— t
PD
= 10纳秒
— t
S
= 5.5纳秒
— t
CO
= 6.5纳秒
完全符合PCI标准
3.3V或5.0V的I / O操作
可提供84引脚PLCC和100引脚TQFP封装
引脚与CY7C374i兼容
功能说明
该CY7C373i是一个在系统内可编程的情结
可编程逻辑器件（CPLD ），并且部分
F
LASH
370i 系列高密度，高速的CPLD。喜欢
在F所有成员
LASH
370i系列， CY7C373i是DE-
签约带来的易用性和高性能
22V10 ，以及PCI本地总线规范的支持，
高密度的CPLD。
像所有的UltraLogic F
LASH
370i器件， CY7C373i
电可擦除和系统内可编程（ ISR ） ，
这简化了设计和制造流动，从而
降低了成本。赛普拉斯ISR功能的实现
通过JTAG串行接口。数据移入和移出
通过SDI和SDO pins.The ISR接口已启用
使用的编程电压引脚（ISR
EN
） 。此外，须─
歼优越的布通率的原因
LASH
370i的设备， ISR
通常允许用户更改现有的逻辑设计，同时Si-所示
multaneously固定的引脚分配。
逻辑框图
输入
时钟
输入
1
输入
MACROCELL
2
16个I / O的
I / O
0
-I / O
15
逻辑
块
A
4
输入/ CLOCK
宏单元
2
16个I / O的
I / O
48
-I / O
63
36
16
PIM
36
16
逻辑
块
D
16个I / O的
I / O
16
-I / O
31
逻辑
块
B
36
16
36
16
逻辑
块
C
16个I / O的
I / O
32
-I / O
47
32
32
7C373i–1
选购指南
7C373i - 125 7C373i -100
最大传播延迟
[1]
, t
PD
（纳秒）
最小的建立，T
S
（纳秒）
最大时钟到输出
[1]
, t
CO
（纳秒）
典型电源电流，我
CC
（MA ）
10
5.5
6.5
75
12
6.0
6.5
75
7C373i–83
15
8
8
75
7C373iL-83
15
8
8
45
7C373i–66
20
10
10
75
7C373iL–66
20
10
10
45
注意：
1. 3.3V的I / O模式时序加法器，T
3.3IO
，必须被添加到本说明书中当V
CCIO
= 3.3V.
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
2000年7月10日
CY7C373i
销刀豆网络gurations
PLCC
顶视图
I / O 2
I / O 1
I / O 0
VCCINT
GND
VCCIO
ISR
EN
I / O 63
I / O 62
I / O
61
I / O 60
I / O
59
I / O
58
I / O
57
I / O
56
GND
I / O
55
I / O
54
/ SDI
I / O
53
I / O
52
I / O
51
I / O
50
I / O
49
I / O
48
CLK
3
/I
4
GND
V
CCIO
CLK
2
/I
3
I / O
47
I / O
46
I / O
45
I / O
44
I / O
43
I / O
42
I / O
41
I / O
40
7C373i–3
I / O 62
I / O
61
I / O 60
I / O
59
I / O
58
I / O
57
I / O
56
GND
NC
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
I/O38/SDO
I/O39
GND
GND
I / O
7
I / O 6
I / O 5
I / O 4
I / O 3
I / O
8
I / O
9
I / O
10
/ SCLK
I / O
11
I / O
12
I / O
13
I / O
14
I / O
15
CLK
0
/I
0
V
CCIO
GND
CLK
1
/I
1
I / O
16
I / O
17
I / O
18
I / O
19
I / O
20
I / O
21
I / O
22
I / O
23
GND
I/O24
I/O25
11 10 9 8 7 6 5 4 3 2 1 84 83 82 81 80 79 78 77 76 75
74
12
73
13
72
14
71
15
70
16
69
17
68
18
67
19
66
20
65
21
64
7C373
22
63
23
62
24
61
25
60
26
59
27
58
28
57
29
56
30
55
31
54
32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53
I / O26 / SMODE
I/O27
I/O28
I/O29
I/O30
I/O31
I2
VCCINT
GND
VCCIO
I/O32
I/O33
I/O34
I/O35
I/O36
I/O37
TQFP
顶视图
I / O 0
VCCINT
NC
VCCIO
VCCIO
NC
GND
ISR
EN
I / O 63
I / O
7
I / O 6
I / O 5
I / O 4
I / O 3
I / O 2
I / O 1
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76
SCLK
GND
I / O
8
I / O
9
I / O
10
I / O
11
I / O
12
I / O
13
I / O
14
I / O
15
CLK
0
/I
0
V
CCIO
N / C
GND
CLK
1
/I
1
I / O
15
I / O
17
I / O
18
I / O
19
I / O
20
I / O
21
I / O
22
I / O
23
V
CCIO
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
SDI
V
CCIO
I / O
55
I / O
54
I / O
53
I / O
52
I / O
51
I / O
50
I / O
49
I / O
48
CLK
3
/I
4
GND
NC
V
CCIO
CLK
2
/I
3
I / O
47
I / O
46
I / O
45
I / O
44
I / O
43
I / O
42
I / O
41
I / O
40
GND
NC
7C373i–2
SMODE
I/O35
I/O36
I/O37
I/O38
I/O39
VCCIO
GND
I/O24
I/O25
I/O26
I/O27
I/O28
I/O29
VCCINT
2
NC
GND
VCCIO
I/O32
I/O33
I/O34
I/O30
I/O31
I2
SDO
CY7C373i
功能说明
（续）
64宏单元的CY7C373i是四者之间划分
逻辑块。每个逻辑块包含16个宏单元，一个72×
86乘积项阵列，以及一个智能乘积项分配器。
逻辑块的F
LASH
370i架构连接
有一个非常快速和可预测的路由资源的
可编程互连矩阵（PIM） 。在PIM带来flex-
ibility ，可布线性，速度和均匀延迟到在互连
NECT 。
在F的所有成员一样
LASH
370i系列， CY7C373i有丰富
在I / O资源。在设备的每一个宏单元设有一个
相关的I / O引脚，导致64个I / O引脚上的CY7C373i 。
此外，还有一个专用的输入和4输入/时钟
销。
最后， CY7C373i拥有一个非常简单的时序模型。
不像其他的高密度的CPLD架构中，没有
隐藏的速度延迟，如扇出效果， DE-互联
规定，或扩展的延迟。不管的资源;数
西文中使用或应用的类型，定时参数对
该CY7C373i保持相同。
逻辑块
逻辑块的数目区分的成员
F
LASH
370i系列。该CY7C373i包括四个逻辑块。
每个逻辑块构成一个乘积项阵列，一个的精良
UCT项分配器和16个宏单元。
产品期限阵列
的F的乘积项阵列
LASH
370i逻辑块包括
来自PIM 36输入和输出的86个乘积项的
乘积项分配器。从PIM 36输入是可用
能够在正的和负的极性，使得整体
数组大小72× 86这大阵中的每个逻辑块允许
对于非常复杂的功能在单一通行证来实现
通过该装置。
产品期限分配器
该产品期限分配器是一个动态的，可配置的资源
该转移乘积项资源，需要宏
他们。介于0和16包容任何数目的乘积项
西伯可以被分配到任意的逻辑块宏单元（此
被称为乘积项转向） 。此外，产品条款
可以在多个宏单元之间共享。这意味着
产品方面是共同的一个以上的输出可以
在一个单一的乘积项来实现。产品长期steer-
荷兰国际集团和乘积项的共享有利于增加有效
在F的密度
LASH
370i的CPLD。注意，乘积项
分配器是通过软件处理，而且是对用户不可见。
I / O宏单元
每对CY7C373i宏单元都有独立的I / O
与它相关联的脚。换句话说，每个I / O引脚由共享
2个宏单元。输入到宏小区是总和BE-
补0 ，距离乘积项分配器产品16项。
宏蜂窝包括可任选逐一个寄存器
过去，在输入相加长期极性控制，以及两个格洛
BAL时钟触发寄存器。宏蜂窝还具有
一个独立的反馈路径， PIM ，这样的寄存器
如果I / O引脚被用作输入被埋没。
可编程互连矩阵
可编程互连矩阵（PIM）连接
四个逻辑块上的CY7C373i到输入端和各
等。所有的投入（包括反馈）通过PIM旅行。
目前发生的信号遍历速度不罚
PIM 。
程序设计
对于ISR编程的概述，请参阅在F
LASH
370i
系列数据手册和ISR电缆和软件规格
程序，请参考ISR数据表。对于ISR的详细描述
能力，指的是赛普拉斯应用笔记， “一介绍 -
duction要在系统重新编程为F
LASH
370i.”
PCI法规遵从
这架F
LASH
370i系列CMOS CPLD产品完全符合
由PCI特别公布的PCI本地总线规范
兴趣小组。的简单的和可预测的时序模型
F
LASH
370i确保符合PCI规格的交流
独立设计的。另一方面，在CPLD与
没有简单的和可预测的时序， PCI FPGA架构
遵守依赖于路由和乘积项
分布。
3.3V或5.0V的I / O操作
这架F
LASH
370i家族可以被配置在这两个操作
3.3V和5.0V系统。所有器件都具有两套V的
CC
引脚：
一组，V
CCINT
，用于内部操作和输入缓冲器，并
另一组，V
CCIO
，对于I / O输出驱动器。 V
CCINT
引脚必须
总是被连接到一个5.0V电源。然而，该
V
CCIO
引脚可以连接到3.3V或5.0V电源
供给，根据输出要求。当V
CCIO
销被连接到5.0V源时，I / O电压电平是
与5.0V系统兼容。当V
CCIO
引脚连接 -
编到3.3V电源，输入电压电平兼容
与两个5.0V和3.3V的系统，而输出电压列弗
ELS与3.3V系统兼容。将有一个附加
在3.3V工作时所有输出缓冲区tional时间延迟
I / O模式。的3.3VI / O能力增加了灵活性是可用
能够在商业和工业温度范围内。
所有的I / O和专用输入总线保持功能
除了ISR能力，一项新功能称为总线保持有
被添加到所有的F
LASH
370i的I / O和专用输入引脚。
总线保持，这是流行的内部的改进版本
上拉电阻，是一种弱锁存器连接到不销
不影响设备的性能。作为一个锁存器，总线保持
回忆的插头的最后一个状态时，它处于三态，从而再
在总线接口应用ducing系统噪声。总线保持
还允许使用的器件引脚保持悬空
在黑板上，这为原型设计过程中是非常有用的
设计师可以路由的新信号，该设备无需切割
跟踪连接到V
CC
或GND 。
设计工具
开发软件为CY7C371i可从
赛普拉斯
经 ，经
专业和
经
进入─
奖品软件包。请查阅数据表
这些产品的详细信息。此外，公司还积极支持
港口几乎所有的第三方设计工具。请参阅
有关详细信息，第三方工具的支持。
3
CY7C373i
最大额定值
（以上其中有用寿命可能受到损害。对于用户指南 -
线，没有测试。 ）
储存温度...................................- 65 ° C至+ 150°C
环境温度与
电源应用...............................................- 55 ° C至+ 125°C
电源电压对地电位............... -0.5V至+ 7.0V
直流电压应用到输出的
在高Z状态.............................................. 。 -0.5V至+ 7.0V
直流输入电压-0.5V ............................................至+ 7.0V
DC编程电压............................................... ...... 12.5V
输出电流为输出......................................... 16毫安
产业
40°C
至+ 85°C
5V
±
0.5V
静电放电电压........................................... >2001V
（每MIL -STD -883方法3015 ）
闩锁电流.............................................. ....... >200毫安
工作范围
范围
广告
环境
温度
0 ° C至+ 70°C
V
CC
V
CCINT
5V
±
0.25V
V
CCIO
5V
±
0.25V
OR
3.3V
±
0.3V
5V
±
0.5V
OR
3.3V
±
0.3V
电气特性
在整个工作范围
[2]
参数
V
OH
V
OHZ
V
OL
V
IH
V
IL
I
IX
I
OZ
I
OS
I
CC
I
BHL
I
BHH
I
BHLO
I
BHHO
描述
输出高电压
输出高电压
与输出禁用
[7]
输出低电压
输入高电压
输入低电压
输入负载电流
V
CC
=最小值。
V
CC
=最大。
V
CC
=最小值。
测试条件
I
OH
= -3.2毫安（ Com'l /工业）
[3]
I
OH
= 0
A
（ Com'l /工业）
[3, 4]
I
OH
= –50
A
（ Com'l /工业）
[3, 4]
I
OL
= 16 MA（ Com'l /工业）
[3]
2.0
–0.5
–10
–50
0
–30
Com'l /工业。
Com'l为“L” ，-66
+75
–75
+500
–500
75
45
–70
保证输入逻辑高电压所有输入
[5]
保证输入逻辑低电压所有输入
[5]
V
I
=内部GND ，V
I
= V
CC
V
CC
=最大，V
O
= 3.3V ，输出禁用
[4]
输出短路
短路电流
[6, 7]
V
CC
=最大，V
OUT
= 0.5V
分钟。
2.4
4.0
3.6
0.5
7.0
0.8
+10
+50
–125
–160
125
75
典型值。
马克斯。
单位
V
V
V
V
V
V
A
A
A
mA
mA
mA
A
A
A
A
输出漏电流V
CC
=最大，V
O
= GND或V
O
= V
CC
，输出禁用
电源电流
[8]
V
CC
=最大，我
OUT
= 0 mA时，
F = 1MHz时， V
IN
= GND ，V
CC
输入总线保持低电平
维持电流
输入总线高举
维持电流
输入总线保持低电平
过载电流
输入总线高举
过载电流
V
CC
=最小，V
IL
= 0.8V
V
CC
=最小，V
IH
= 2.0V
V
CC
=最大。
V
CC
=最大。
电容
[
]
参数
C
IN[9]
C
CLK
描述
输入电容
时钟信号电容
测试条件
V
IN
= 5.0V ，在f = 1 MHz的
V
IN
= 5.0V ，在f = 1 MHz的
5
分钟。
马克斯。
8
12
单位
pF
pF
注意事项：
2.如果V
CCIO
没有被指定，该设备可以在3.3V或5V的I / O模式来操作; V
CC
=V
CCINT
.
3. I
OH
= -2毫安，我
OL
= 2毫安SDO 。
4.当I / O被三态时，总线保持电路能弱上拉的I / O操作的最大4.0V ，如果没有漏电流是允许的。这个电压被降低
通过显著一小的漏电流。请注意，所有的I / O都在ISR编程三态。请参考应用笔记“了解总线保持”
了解更多信息。
5.这是相对于设备接地的绝对值。由于系统或测试噪音的过冲都包括在内。
6.不超过一个输出应在同一时间进行测试。短路的持续时间应不超过1秒。 V
OUT
= 0.5V已被选定为避免测试问题
造成地面测试降解。
7.测试开始后任何设计或工艺变化，可能会影响这些参数。
8.测得的16位计数器编程到每一个逻辑块。
9. C
I / O
对于专门的输入和I / O的JTAG功能为12 pF的最大值，并用于ISR
EN
15 pF的最大
4
QQ：2880707522 复制
