使用ULTRA37000 FOR
所有新设计
CY7C371i
UltraLogic 32宏单元CPLD的Flash
特点
32宏单元中的两个逻辑块
32个I / O引脚
五个专用的输入接口，包括两个时钟引脚
在系统内可编程（ ISR ） Flash技术
—
JTAG接口
所有的I / O和专用输入总线保持功能
没有任何隐藏延误
高速
—
f
最大
= 143兆赫
—
t
PD
= 8.5 N3S
—
t
S
= 5纳秒
—
t
CO
= 6纳秒
完全符合PCI标准
3.3V或5.0V的I / O操作
可提供44引脚PLCC和TQFP封装
引脚兼容的CY7C372i
设计带来的易用性和高性能
22V10 ，以及PCI本地总线规范的支持，
高密度的CPLD。
像所有的UltraLogic F
LASH
370i器件， CY7C371i
电可擦除和系统内可编程（ ISR ） ，
这简化了设计和制造流动，从而
降低了成本。赛普拉斯ISR功能的实现
通过JTAG串行接口。数据移入和移出
通过SDI和SDO引脚。在ISR接口已启用
使用的编程电压引脚（ISR
EN
） 。另外，
因为在F的优良可路由的
LASH
370i的设备，
ISR通常允许用户更改现有的逻辑设计，而
同时固定的引脚分配。
32宏单元的CY7C371i是两者分开
逻辑块。每个逻辑块包含16个宏单元，一
72× 86乘积项阵列，以及一个智能乘积项
分配器。
逻辑块的F
LASH
370i架构连接
有一个非常快速和可预测的路由资源的
可编程互连矩阵（PIM） 。在PIM带来
灵活性，可路由性，速度和均匀的延迟的互
连接。
在F的所有成员一样
LASH
370i系列， CY7C371i有丰富
在I / O资源。设备中的每个宏单元提供一个
相关的I / O引脚，导致32个I / O引脚上的CY7C371i 。
此外，有三个专用的输入和两个
输入/时钟引脚。
时钟
输入
功能说明
该CY7C371i是一个在系统内可编程的情结
可编程逻辑器件（CPLD ），并且部分
F
LASH
370i 系列高密度，高速的CPLD。喜欢
在F所有成员
LASH
370i系列， CY7C371i是
逻辑框图
输入
3
输入
宏单元
2
16个I / O的
I / O
0
-I / O
15
逻辑
块
A
2
输入/ CLOCK
宏单元
2
逻辑
块
B
16个I / O的
I / O
16
-I / O
31
36
16
PIM
36
16
16
16
选购指南
7C371i -143 7C371i -110 7C371i -83 7C371iL -83 7C371i -66 7C371iL -66
最大传播延迟
[1]
, t
PD
最小的建立，T
S
最大时钟到
产量
[1]
,
t
CO
典型电源电流，我
CC
商业/工业。
8.5
5
6
75
10
6
6.5
75
12
8
8
75
12
8
8
45
15
10
10
75
15
10
10
45
单位
ns
ns
ns
mA
注意：
1. 3.3V的I / O模式时序加法器，T
3.3IO
，必须被添加到本说明书中当V
CCIO
= 3.3V.
赛普拉斯半导体公司
文件编号： 38-03032修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年4月19日
使用ULTRA37000 FOR
所有新设计
销刀豆网络gurations
I / O 1
I / O 0
GND
VCCIO
CY7C371i
I / O 31
I / O 30
I / O 29
I / O 1
I / O 0
GND
VCCIO
I/O31
I/O30
I/O29
I/O28
I / O 4
I / O 3
I / O 2
6 5 4 3 2 1 44 43 42 41 40
I / O
5
/ SCLK
I / O
6
I / O
7
I
0
ISR
EN
GND
CLK
0
/I
1
I / O
8
I / O
9
I / O
10
I / O
11
7
8
9
10
11
12
13
14
15
16
17
39
38
37
36
35
34
33
32
31
30
29
18 19 20 21 22 23 24 25 26 27 28
I/O12
I / O13 / SMODE
I/O14
I/O15
V
CCINT
GND
I/O16
I/O17
I/O18
I / O19 / SDO
I/O20
I / O
27
/ SDI
I / O
26
I / O
25
I / O
24
CLK
1
/I
4
GND
I
3
I
2
I / O
23
I / O
22
I / O
21
I / O
5
/ SCLK
I / O
6
I / O
7
I
0
ISR
EN
GND
CLK
0
/I
1
I / O
8
I / O
9
I / O
10
I / O
11
44 43 42 41 40 39 38 37 36 35 34
33
32
2
3
31
4
30
5
29
6
28
27
7
1
26
8
9
25
10
24
11
23
12 13 14 15 16 17 18 19 20 21 22
I/O12
I / O13 / SMODE
I/O14
I/O15
V
CCINT
GND
I/O16
I/O17
I/O18
I / O19 / SDO
I/O20
I / O 28
PLCC
顶视图
I / O 4
I / O 3
I / O 2
TQFP
顶视图
I / O
27
/ SDI
I / O
26
I / O
25
I / O
24
CLK
1
/I
4
GND
I
3
I
2
I / O
23
I / O
22
I / O
21
功能说明
最后， CY7C371i拥有一个非常简单的时序模型。
不像其他的高密度的CPLD架构中，没有
隐藏的速度延迟，如扇出效果，互连
延迟，或膨胀的延迟。不管有多少
使用的资源或应用的类型，定时参
在CY7C371i ETERS保持相同。
逻辑块
逻辑块的数目区分的成员
F
LASH
370i系列。该CY7C371i包括两个逻辑块。
每个逻辑块构成一个乘积项阵列，一
乘积项分配器和16个宏单元。
产品期限阵列
的F的乘积项阵列
LASH
370i逻辑块包括
来自PIM 36输入和输出的86个乘积项的
乘积项分配器。从PIM 36输入是
可在正的和负的极性，使得
整个数组的大小72× 86这大阵中的每个逻辑块
考虑到非常复杂的功能将在一个实施
通过该设备一次。
产品期限分配器
该产品期限分配器是一个动态的，可配置的资源
该产品转移条款，要求他们宏蜂窝。任何
产品方面介于0和16号包可
分配给任何的逻辑块宏单元（这被称为
产品长期转向） 。此外，乘积项可
多个宏单元之间共享。这意味着产物
方面是共同的一个以上的输出方案需要
mented在单个产品中的术语。产品长期转向
乘积项的共享有利于增加有效密度
这架F
LASH
370i的CPLD。需要注意的是乘积项分配
通过软件处理，而且是对用户不可见。
I / O宏单元
每对CY7C371i的宏单元有一个单独的
相关的I / O引脚。输入到宏小区是的总和
文件编号： 38-03032修订版**
从产物中术语的乘积项为0至16
分配器。宏蜂窝包括可以是一个寄存器
可选旁路。它还具有极性控制和两个全球
时钟触发寄存器。宏蜂窝还设有一个
单独的反馈路径的PIM ，使得寄存器可以是
如果I / O引脚被用作输入掩埋。
可编程互连矩阵
可编程互连矩阵（PIM）连接
两个逻辑块上的CY7C371i到输入端和各
等。所有的投入（包括反馈）通过PIM旅行。
目前发生的信号遍历速度不罚
PIM 。
程序设计
对于ISR编程的概述，请参阅在F
LASH
370i
系列数据手册和ISR电缆和软件规格
程序，请参考ISR数据表。供的详细描述
ISR能力，指的是赛普拉斯应用笔记， “一
介绍了在系统重新编程为F
LASH
370i.”
PCI法规遵从
这架F
LASH
370i系列CMOS CPLD产品完全符合
由PCI特别公布的PCI本地总线规范
兴趣小组。的简单的和可预测的时序模型
F
LASH
370i确保符合PCI规格的交流
独立设计的。另一方面，在CPLD与
没有简单的和可预测的时序， PCI FPGA架构
遵守依赖于路由和乘积项distri-
bution 。
3.3V或5.0V的I / O操作
这架F
LASH
370i家族可以被配置在这两个操作
3.3V和5.0V系统。所有器件都具有两套V的
CC
引脚：
一组，V
CCINT
，用于内部操作和输入缓冲器，并
另一组，V
CCIO
，对于I / O输出驱动器。 V
CCINT
引脚必须
总是被连接到一个5.0V电源。然而，该
V
CCIO
引脚可以连接到3.3V或5.0V电源
供给，根据输出要求。当V
CCIO
销被连接到5.0V源时，I / O电压电平是
第12页2
使用ULTRA37000 FOR
所有新设计
与5.0V系统兼容。当V
CCIO
引脚
连接到3.3V电源，输入电压电平是
与两个5.0V和3.3V系统兼容，而输出
电压电平为3.3V系统兼容。将有
操作时，所有输出缓冲区的附加时延
在3.3V的I / O模式。我3.3V的更大的灵活性/ O能力
在商用和工业温度范围内工作。
所有的I / O和专用输入总线保持功能
除了ISR能力，一项新功能称为总线保持有
被添加到所有的F
LASH
370i的I / O和专用输入引脚。
总线保持，这是流行的内部的改进版本
上拉电阻，是一种弱锁存器连接到不销
不影响设备的性能。作为一个锁存器，总线保持
CY7C371i
回忆的插头的最后一个状态时，它处于三态，从而
降低总线接口的应用系统噪声。总线保持
还允许使用的器件引脚保持悬空
在黑板上，这为原型设计过程中是非常有用的
设计师可以路由的新信号，该设备无需切割
跟踪连接到V
CC
或GND 。
设计工具
开发软件为CY7C371i可从
赛普拉斯
经 ，经
专业和
经
进入─
奖品软件包。请查阅数据表
这些产品的详细信息。此外，公司还积极
支持几乎所有的第三方设计工具。请参阅
有关详细信息，第三方工具的支持。
文件编号： 38-03032修订版**
第12页3
使用ULTRA37000 FOR
所有新设计
最大额定值
（以上其中有用寿命可能受到损害。对于用户指南 -
线，没有测试。 ）
储存温度
..................................... 65°C
至+ 150°C
环境温度与
电源应用................................................ ..
55°C
至+ 125°C
电源电压对地电位
.................0.5V
至+ 7.0V
直流电压应用到输出的
在高阻抗状态
.....................................................0.5V
至+ 7.0V
直流输入电压
.................................................0.5V
至+ 7.0V
DC编程电压............................................... ...... 12.5V
CY7C371i
输出电流为输出（ LOW ） ............................. 16毫安
静电放电电压........................................... > 2001V
（每MIL -STD -883方法3015 ）
闩锁电流.............................................. ....... > 200毫安
工作范围
范围
广告
产业
环境
温度
0 ° C至+ 70°C
40°C
至+ 85°C
V
CC
V
CCINT
5V
±
0.25V
5V
±
0.5V
V
CCIO
5V
±
0.25V或
3.3V
±
0.3V
5V
±
0.5V或
3.3V
±
0.3V
电气特性
在整个工作范围
[2,3]
参数
V
OH
V
OHZ
V
OL
V
IH
V
IL
I
IX
I
OZ
I
OS
I
CC
I
BHL
I
BHH
I
BHLO
I
BHHO
描述
与V输出高电压
CC
=最小值。
输出启用
与V输出高电压
CC
=最大。
输出禁用
[8]
输出低电压
输入高电压
输入低电压
输入负载电流
输出漏电流
输出短路
当前
[7,8]
电源电流
输入总线保持低电平
维持电流
输入总线高举
维持电流
输入总线保持低电平
过载电流
输入总线高举
过载电流
V
CC
=最小值。
测试条件
I
OH
=
3.2
mA
（ Com'l /工业）
[4]
分钟。
2.4
4.0
3.6
0.5
2.0
0.5
10
50
0
30
Com'l /工业。
Com'l “L”的
66, 83
+75
75
+500
500
75
45
–70
7.0
0.8
+10
+50
–125
160
125
75
典型值。
MAX 。 UNIT
V
V
V
V
V
V
A
A
A
mA
mA
mA
A
A
A
A
I
OH
=
0 A
（ Com'l /工业）
[4,5]
I
OH
=
50 A
（ Com'l /工业）
[4,5]
I
OL
= 16毫安
（ Com'l /工业）
[4]
输入
[6]
保证输入逻辑高电压对所有
V
I
=内部GND ，V
I
= V
CC
保证输入逻辑低电压所有输入
[6]
V
CC
=最大，V
O
= GND或V
O
=V
CC
，输出禁用
V
CC
=最大，V
O
= 3.3V ，输出禁用
[5]
V
CC
=最大，V
OUT
= 0.5V
V
CC
=最大，我
OUT
= 0 mA时，
F = 1MHz时， V
IN
= GND ，V
CC[9]
V
CC
=最小，V
IL
= 0.8V
V
CC
=最小，V
IH
= 2.0V
V
CC
=最大。
V
CC
=最大。
电容
[8]
参数
C
I / O
C
CLK
[10]
描述
输入电容
时钟信号电容
测试条件
V
IN
= 5.0V ，在f = 1 MHz的
V
IN
= 5.0V ，在f = 1 MHz的
分钟。
5
马克斯。
8
12
单位
pF
pF
注意事项：
2.请参见本规范A组分组测试信息的最后一页。
3.如果V
CCIO
没有被指定，该设备可以在3.3V或5V的I / O模式来操作; V
CC
=V
CCINT
.
4. I
OH
=
2
妈，我
OL
= 2毫安SDO 。
5.当I / O处于三态时，总线保持电路能弱上拉的I / O ，最高4.0V ，如果没有漏电流是允许的。该电压被显著降低
通过一个小的漏电流。请注意，所有的I / O都在ISR编程三态。请参考应用笔记“了解总线保持”额外
信息。
6.这是相对于设备接地的绝对值。由于系统或测试噪音的过冲都包括在内。
7.不超过一个输出应在同一时间进行测试。短路的持续时间应不超过1秒。 V
OUT
= 0.5V已被选定为避免测试
造成地面测试退化问题。
8.测试开始后任何设计或工艺变化，可能会影响这些参数。
9.测得的16位计数器编程到每一个逻辑块。
10， CI / O的ISR
EN
15 pF的最大
文件编号： 38-03032修订版**
第12页4
使用ULTRA37000 FOR
所有新设计
CY7C371i
UltraLogic 32宏单元CPLD的Flash
特点
32宏单元中的两个逻辑块
32个I / O引脚
五个专用的输入接口，包括两个时钟引脚
在系统内可编程（ ISR ） Flash技术
—
JTAG接口
所有的I / O和专用输入总线保持功能
没有任何隐藏延误
高速
—
f
最大
= 143兆赫
—
t
PD
= 8.5 N3S
—
t
S
= 5纳秒
—
t
CO
= 6纳秒
完全符合PCI标准
3.3V或5.0V的I / O操作
可提供44引脚PLCC和TQFP封装
引脚兼容的CY7C372i
设计带来的易用性和高性能
22V10 ，以及PCI本地总线规范的支持，
高密度的CPLD。
像所有的UltraLogic F
LASH
370i器件， CY7C371i
电可擦除和系统内可编程（ ISR ） ，
这简化了设计和制造流动，从而
降低了成本。赛普拉斯ISR功能的实现
通过JTAG串行接口。数据移入和移出
通过SDI和SDO引脚。在ISR接口已启用
使用的编程电压引脚（ISR
EN
） 。另外，
因为在F的优良可路由的
LASH
370i的设备，
ISR通常允许用户更改现有的逻辑设计，而
同时固定的引脚分配。
32宏单元的CY7C371i是两者分开
逻辑块。每个逻辑块包含16个宏单元，一
72× 86乘积项阵列，以及一个智能乘积项
分配器。
逻辑块的F
LASH
370i架构连接
有一个非常快速和可预测的路由资源的
可编程互连矩阵（PIM） 。在PIM带来
灵活性，可路由性，速度和均匀的延迟的互
连接。
在F的所有成员一样
LASH
370i系列， CY7C371i有丰富
在I / O资源。设备中的每个宏单元提供一个
相关的I / O引脚，导致32个I / O引脚上的CY7C371i 。
此外，有三个专用的输入和两个
输入/时钟引脚。
时钟
输入
功能说明
该CY7C371i是一个在系统内可编程的情结
可编程逻辑器件（CPLD ），并且部分
F
LASH
370i 系列高密度，高速的CPLD。喜欢
在F所有成员
LASH
370i系列， CY7C371i是
逻辑框图
输入
3
输入
宏单元
2
16个I / O的
I / O
0
-I / O
15
逻辑
块
A
2
输入/ CLOCK
宏单元
2
逻辑
块
B
16个I / O的
I / O
16
-I / O
31
36
16
PIM
36
16
16
16
选购指南
7C371i -143 7C371i -110 7C371i -83 7C371iL -83 7C371i -66 7C371iL -66
最大传播延迟
[1]
, t
PD
最小的建立，T
S
最大时钟到
产量
[1]
,
t
CO
典型电源电流，我
CC
商业/工业。
8.5
5
6
75
10
6
6.5
75
12
8
8
75
12
8
8
45
15
10
10
75
15
10
10
45
单位
ns
ns
ns
mA
注意：
1. 3.3V的I / O模式时序加法器，T
3.3IO
，必须被添加到本说明书中当V
CCIO
= 3.3V.
赛普拉斯半导体公司
文件编号： 38-03032修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年4月19日
使用ULTRA37000 FOR
所有新设计
销刀豆网络gurations
I / O 1
I / O 0
GND
VCCIO
CY7C371i
I / O 31
I / O 30
I / O 29
I / O 1
I / O 0
GND
VCCIO
I/O31
I/O30
I/O29
I/O28
I / O 4
I / O 3
I / O 2
6 5 4 3 2 1 44 43 42 41 40
I / O
5
/ SCLK
I / O
6
I / O
7
I
0
ISR
EN
GND
CLK
0
/I
1
I / O
8
I / O
9
I / O
10
I / O
11
7
8
9
10
11
12
13
14
15
16
17
39
38
37
36
35
34
33
32
31
30
29
18 19 20 21 22 23 24 25 26 27 28
I/O12
I / O13 / SMODE
I/O14
I/O15
V
CCINT
GND
I/O16
I/O17
I/O18
I / O19 / SDO
I/O20
I / O
27
/ SDI
I / O
26
I / O
25
I / O
24
CLK
1
/I
4
GND
I
3
I
2
I / O
23
I / O
22
I / O
21
I / O
5
/ SCLK
I / O
6
I / O
7
I
0
ISR
EN
GND
CLK
0
/I
1
I / O
8
I / O
9
I / O
10
I / O
11
44 43 42 41 40 39 38 37 36 35 34
33
32
2
3
31
4
30
5
29
6
28
27
7
1
26
8
9
25
10
24
11
23
12 13 14 15 16 17 18 19 20 21 22
I/O12
I / O13 / SMODE
I/O14
I/O15
V
CCINT
GND
I/O16
I/O17
I/O18
I / O19 / SDO
I/O20
I / O 28
PLCC
顶视图
I / O 4
I / O 3
I / O 2
TQFP
顶视图
I / O
27
/ SDI
I / O
26
I / O
25
I / O
24
CLK
1
/I
4
GND
I
3
I
2
I / O
23
I / O
22
I / O
21
功能说明
最后， CY7C371i拥有一个非常简单的时序模型。
不像其他的高密度的CPLD架构中，没有
隐藏的速度延迟，如扇出效果，互连
延迟，或膨胀的延迟。不管有多少
使用的资源或应用的类型，定时参
在CY7C371i ETERS保持相同。
逻辑块
逻辑块的数目区分的成员
F
LASH
370i系列。该CY7C371i包括两个逻辑块。
每个逻辑块构成一个乘积项阵列，一
乘积项分配器和16个宏单元。
产品期限阵列
的F的乘积项阵列
LASH
370i逻辑块包括
来自PIM 36输入和输出的86个乘积项的
乘积项分配器。从PIM 36输入是
可在正的和负的极性，使得
整个数组的大小72× 86这大阵中的每个逻辑块
考虑到非常复杂的功能将在一个实施
通过该设备一次。
产品期限分配器
该产品期限分配器是一个动态的，可配置的资源
该产品转移条款，要求他们宏蜂窝。任何
产品方面介于0和16号包可
分配给任何的逻辑块宏单元（这被称为
产品长期转向） 。此外，乘积项可
多个宏单元之间共享。这意味着产物
方面是共同的一个以上的输出方案需要
mented在单个产品中的术语。产品长期转向
乘积项的共享有利于增加有效密度
这架F
LASH
370i的CPLD。需要注意的是乘积项分配
通过软件处理，而且是对用户不可见。
I / O宏单元
每对CY7C371i的宏单元有一个单独的
相关的I / O引脚。输入到宏小区是的总和
文件编号： 38-03032修订版**
从产物中术语的乘积项为0至16
分配器。宏蜂窝包括可以是一个寄存器
可选旁路。它还具有极性控制和两个全球
时钟触发寄存器。宏蜂窝还设有一个
单独的反馈路径的PIM ，使得寄存器可以是
如果I / O引脚被用作输入掩埋。
可编程互连矩阵
可编程互连矩阵（PIM）连接
两个逻辑块上的CY7C371i到输入端和各
等。所有的投入（包括反馈）通过PIM旅行。
目前发生的信号遍历速度不罚
PIM 。
程序设计
对于ISR编程的概述，请参阅在F
LASH
370i
系列数据手册和ISR电缆和软件规格
程序，请参考ISR数据表。供的详细描述
ISR能力，指的是赛普拉斯应用笔记， “一
介绍了在系统重新编程为F
LASH
370i.”
PCI法规遵从
这架F
LASH
370i系列CMOS CPLD产品完全符合
由PCI特别公布的PCI本地总线规范
兴趣小组。的简单的和可预测的时序模型
F
LASH
370i确保符合PCI规格的交流
独立设计的。另一方面，在CPLD与
没有简单的和可预测的时序， PCI FPGA架构
遵守依赖于路由和乘积项distri-
bution 。
3.3V或5.0V的I / O操作
这架F
LASH
370i家族可以被配置在这两个操作
3.3V和5.0V系统。所有器件都具有两套V的
CC
引脚：
一组，V
CCINT
，用于内部操作和输入缓冲器，并
另一组，V
CCIO
，对于I / O输出驱动器。 V
CCINT
引脚必须
总是被连接到一个5.0V电源。然而，该
V
CCIO
引脚可以连接到3.3V或5.0V电源
供给，根据输出要求。当V
CCIO
销被连接到5.0V源时，I / O电压电平是
第12页2
使用ULTRA37000 FOR
所有新设计
与5.0V系统兼容。当V
CCIO
引脚
连接到3.3V电源，输入电压电平是
与两个5.0V和3.3V系统兼容，而输出
电压电平为3.3V系统兼容。将有
操作时，所有输出缓冲区的附加时延
在3.3V的I / O模式。我3.3V的更大的灵活性/ O能力
在商用和工业温度范围内工作。
所有的I / O和专用输入总线保持功能
除了ISR能力，一项新功能称为总线保持有
被添加到所有的F
LASH
370i的I / O和专用输入引脚。
总线保持，这是流行的内部的改进版本
上拉电阻，是一种弱锁存器连接到不销
不影响设备的性能。作为一个锁存器，总线保持
CY7C371i
回忆的插头的最后一个状态时，它处于三态，从而
降低总线接口的应用系统噪声。总线保持
还允许使用的器件引脚保持悬空
在黑板上，这为原型设计过程中是非常有用的
设计师可以路由的新信号，该设备无需切割
跟踪连接到V
CC
或GND 。
设计工具
开发软件为CY7C371i可从
赛普拉斯
经 ，经
专业和
经
进入─
奖品软件包。请查阅数据表
这些产品的详细信息。此外，公司还积极
支持几乎所有的第三方设计工具。请参阅
有关详细信息，第三方工具的支持。
文件编号： 38-03032修订版**
第12页3
使用ULTRA37000 FOR
所有新设计
最大额定值
（以上其中有用寿命可能受到损害。对于用户指南 -
线，没有测试。 ）
储存温度
..................................... 65°C
至+ 150°C
环境温度与
电源应用................................................ ..
55°C
至+ 125°C
电源电压对地电位
.................0.5V
至+ 7.0V
直流电压应用到输出的
在高阻抗状态
.....................................................0.5V
至+ 7.0V
直流输入电压
.................................................0.5V
至+ 7.0V
DC编程电压............................................... ...... 12.5V
CY7C371i
输出电流为输出（ LOW ） ............................. 16毫安
静电放电电压........................................... > 2001V
（每MIL -STD -883方法3015 ）
闩锁电流.............................................. ....... > 200毫安
工作范围
范围
广告
产业
环境
温度
0 ° C至+ 70°C
40°C
至+ 85°C
V
CC
V
CCINT
5V
±
0.25V
5V
±
0.5V
V
CCIO
5V
±
0.25V或
3.3V
±
0.3V
5V
±
0.5V或
3.3V
±
0.3V
电气特性
在整个工作范围
[2,3]
参数
V
OH
V
OHZ
V
OL
V
IH
V
IL
I
IX
I
OZ
I
OS
I
CC
I
BHL
I
BHH
I
BHLO
I
BHHO
描述
与V输出高电压
CC
=最小值。
输出启用
与V输出高电压
CC
=最大。
输出禁用
[8]
输出低电压
输入高电压
输入低电压
输入负载电流
输出漏电流
输出短路
当前
[7,8]
电源电流
输入总线保持低电平
维持电流
输入总线高举
维持电流
输入总线保持低电平
过载电流
输入总线高举
过载电流
V
CC
=最小值。
测试条件
I
OH
=
3.2
mA
（ Com'l /工业）
[4]
分钟。
2.4
4.0
3.6
0.5
2.0
0.5
10
50
0
30
Com'l /工业。
Com'l “L”的
66, 83
+75
75
+500
500
75
45
–70
7.0
0.8
+10
+50
–125
160
125
75
典型值。
MAX 。 UNIT
V
V
V
V
V
V
A
A
A
mA
mA
mA
A
A
A
A
I
OH
=
0 A
（ Com'l /工业）
[4,5]
I
OH
=
50 A
（ Com'l /工业）
[4,5]
I
OL
= 16毫安
（ Com'l /工业）
[4]
输入
[6]
保证输入逻辑高电压对所有
V
I
=内部GND ，V
I
= V
CC
保证输入逻辑低电压所有输入
[6]
V
CC
=最大，V
O
= GND或V
O
=V
CC
，输出禁用
V
CC
=最大，V
O
= 3.3V ，输出禁用
[5]
V
CC
=最大，V
OUT
= 0.5V
V
CC
=最大，我
OUT
= 0 mA时，
F = 1MHz时， V
IN
= GND ，V
CC[9]
V
CC
=最小，V
IL
= 0.8V
V
CC
=最小，V
IH
= 2.0V
V
CC
=最大。
V
CC
=最大。
电容
[8]
参数
C
I / O
C
CLK
[10]
描述
输入电容
时钟信号电容
测试条件
V
IN
= 5.0V ，在f = 1 MHz的
V
IN
= 5.0V ，在f = 1 MHz的
分钟。
5
马克斯。
8
12
单位
pF
pF
注意事项：
2.请参见本规范A组分组测试信息的最后一页。
3.如果V
CCIO
没有被指定，该设备可以在3.3V或5V的I / O模式来操作; V
CC
=V
CCINT
.
4. I
OH
=
2
妈，我
OL
= 2毫安SDO 。
5.当I / O处于三态时，总线保持电路能弱上拉的I / O ，最高4.0V ，如果没有漏电流是允许的。该电压被显著降低
通过一个小的漏电流。请注意，所有的I / O都在ISR编程三态。请参考应用笔记“了解总线保持”额外
信息。
6.这是相对于设备接地的绝对值。由于系统或测试噪音的过冲都包括在内。
7.不超过一个输出应在同一时间进行测试。短路的持续时间应不超过1秒。 V
OUT
= 0.5V已被选定为避免测试
造成地面测试退化问题。
8.测试开始后任何设计或工艺变化，可能会影响这些参数。
9.测得的16位计数器编程到每一个逻辑块。
10， CI / O的ISR
EN
15 pF的最大
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