【CY7C2562XV18 ， CY7C2564XV1872 - Mbit的QDRII + SRAM的】,IC型号CY7C2562XV18-450BZXC,CY7C2562XV18-450BZXC PDF资料,CY7C2562XV18-450BZXC经销商,ic,电子元器件-51电子网

CY7C2562XV18 ， CY7C2564XV18

72 - Mbit的QDR

II + SRAM的Xtreme 2字

突发架构（ 2.5周期读延迟）与ODT

72 - Mbit的QDR

II + SRAM的Xtreme 2字突发架构（ 2.5周期读延迟）与ODT

特点

■

CON连接gurations

2.5循环读周期延迟：

CY7C2562XV18 - 4米× 18

CY7C2564XV18 - 2米× 36

分开独立的读取和写入数据端口

支持并发事务

450 MHz时钟实现高带宽

2字突发降低地址总线频率

双倍数据速率（ DDR ）的读取和写入端口接口

（在900 MHz的数据传送），在450兆赫

可在2.5个时钟周期延迟

两个输入时钟（ K和K ）用于精确DDR定时

SRAM仅使用上升沿

在高速路时钟（ CQ和CQ ）简化了数据采集

系统

数据有效引脚（ QVLD ）来表示输出有效数据

片上端接（ ODT ）功能

支持

[x:0]

， BWS

[x:0]

和K / K个输入

单复用地址输入总线锁存地址输入

为读写端口

单独的端口选择深度扩张

同步内部自定时写入

QDR -II +复刻工作在2.5周期读延迟时

DOFF被置为高电平

操作类似于QDR I器件1周期读延迟时

DOFF为低电平

可在× 18和× 36配置

完整的数据一致性，提供最新的数据

核心V

= 1.8 V ± 0.1 V; V

DDQ

= 1.4 V至1.6 V

支持1.5 V的I / O供电

HSTL输入和可变驱动HSTL输出缓冲器

可在165球FBGA封装（ 13 × 15 × 1.4毫米）

CY7C2564XV18两种无铅和非无铅提供

以无铅封装包和CY7C2562XV18

只。

JTAG 1149.1兼容的测试访问端口

锁相环（ PLL ），用于精确的数据放置

■

功能说明

该CY7C2562XV18和CY7C2564XV18是1.8 V

同步SRAM的流水线，配备了QDR -II +

架构。类似于QDR II架构， QDR II +架构

由两个独立的端口：读端口和写端口

存取存储器阵列。读端口有专用的数据

输出来支持读操作，写端口有

专用的数据输入来支持写操作。 QDR II +

架构具有独立的数据输入和数据输出

完全省去了“翻身仗”的数据总线，

存在着普遍的设备。访问每个端口是通过一个

常见的地址总线。用于读写地址的地址

锁存输入（ K）时钟的备选上升沿。

访问的QDR II +读写端口是完全

相互独立的。为了最大限度地提高数据吞吐量，这两个

读写端口都配备了DDR接口。每

地址位置具有两个18位字相关联的

（ CY7C2562XV18 ），或36位字（ CY7C2564XV18 ），该脉冲串

依次移入或移出器件。因为数据可以是

移入和移出器件上都有的每个上升沿

输入时钟（K和K ），内存带宽最大化，同时

通过消除公交车“周转”简化了系统设计。

这些器件具有片上端接（ ODT ）功能

支持

[x:0]

， BWS

[x:0]

和K / K的输入端，这有助于

无需外部端接电阻，降低成本，减少

电路板面积，并简化电路板布线。

深度扩展完成与港口选择，这

使每个端口独立运作。

所有同步输入都会通过由控制输入寄存器

K或K输入时钟。所有数据输出通过输出

寄存器由K或K输入时钟控制。写的

带有片上同步自定时写电路进行。

■

选购指南

描述

最大工作频率

最大工作电流

× 18

× 36

450兆赫

450

1205

1445

366兆赫

366

970

1165

单位

兆赫

赛普拉斯半导体公司

文件编号： 001-70204修订版* B

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2012年6月8日

CY7C2562XV18 ， CY7C2564XV18

逻辑框图 - CY7C2562XV18

[17:0]

写

REG

写

REG

阅读添加。解码

写添加。解码

(20:0)

地址

(20:0)

2M ×18阵列

CLK

将军

RPS

控制

逻辑

DOFF

读取数据寄存器。

REF

WPS

BWS

[1:0]

控制

逻辑

[17:0]

QVLD

逻辑框图 - CY7C2564XV18

[35:0]

写

REG

写

REG

阅读添加。解码

写添加。解码

(19:0)

地址

(19:0)

1M ×36阵列

CLK

将军

RPS

控制

逻辑

DOFF

读取数据寄存器。

REF

WPS

BWS

[3:0]

控制

逻辑

[35:0]

QVLD

文件编号： 001-70204修订版* B

第27 2

CY7C2562XV18 ， CY7C2564XV18

引脚配置................................................ ............. 4

引脚定义................................................ .................. 5

功能概述................................................ 7 ........

读操作................................................ ......... 7

写操作................................................ ......... 7

写字节操作............................................... 7 ..

并发事务............................................. 7

深度扩展................................................ ......... 7

可编程阻抗.......................................... 7

随路时钟................................................ ................ 8

有效的数据指标（ QVLD ） ........................................ 8

片上端接（ ODT ） .......................................... 8

PLL ................................................. ............................. 8

应用实例................................................ 8 ........

真值表................................................ ........................ 9

写周期说明............................................... 9 ..

写周期说明............................................... 10

IEEE 1149.1串行边界扫描（ JTAG ） .................. 11

禁用JTAG特性...................................... 11

测试访问端口............................................... ........ 11

执行TAP复位........................................... 11

TAP寄存器................................................ ........... 11

TAP指令集............................................... .... 11

TAP控制器状态图....................................... 13

TAP控制器框图...................................... 14

TAP电气特性...................................... 14

TAP交流开关特性............................... 15

TAP时序和测试条件.................................. 16

识别寄存器定义................................ 17

扫描寄存器大小............................................... ........ 17

指令代码................................................ ........... 17

边界扫描顺序............................................... ..... 18

上电顺序QDR II + SRAM复刻............ 19

开机顺序............................................... .. 19

PLL限制................................................ ......... 19

最大额定值................................................ ........... 20

经营范围................................................ ............. 20

中子软错误免疫性......................................... 20

电气特性............................................... 20

直流电气特性..................................... 20

AC电气特性..................................... 21

电容................................................. ................... 21

热阻................................................ ........ 21

交流测试负载和波形..................................... 21

开关特性.............................................. 22

开关波形................................................ .... 23

读/写/取消序列................................ 23

订购信息................................................ ...... 24

订购代码定义......................................... 24

包图................................................ ............ 25

与缩略语................................................. ....................... 26

文档约定................................................ 26

计量单位............................................... ........ 26

文档历史记录页............................................... .. 27

销售，解决方案和法律信息...................... 27

全球销售和设计支持....................... 27

产品................................................. ................... 27

的PSoC解决方案................................................ ......... 27

文件编号： 001-70204修订版* B

第27 3

CY7C2562XV18 ， CY7C2564XV18

引脚配置

对于CY7C2562XV18和CY7C2564XV18的引脚配置如下。

[1]

图1. 165球FBGA （ 13 × 15 × 1.4毫米）引出线

CY7C2562XV18 （ 4米× 18 ）

DOFF

TDO

NC/144M

D11

Q12

D13

REF

Q15

D17

TCK

D10

Q10

Q11

D12

Q13

DDQ

D14

Q14

D15

D16

Q16

Q17

WPS

DDQ

BWS

QVLD

ODT

NC/288M

BWS

RPS

DDQ

REF

TMS

TDI

CY7C2564XV18 （2M × 36）的

Q27

D27

D28

Q29

Q30

D30

DOFF

D31

Q32

Q33

D33

D34

Q35

TDO

NC/288M

Q18

Q28

D20

D29

Q21

D22

REF

Q31

D32

Q24

Q34

D26

D35

TCK

D18

D19

Q19

Q20

D21

Q22

DDQ

D23

Q23

D24

D25

Q25

Q26

WPS

DDQ

BWS

QVLD

ODT

BWS

RPS

DDQ

D17

D16

Q16

Q15

D14

Q13

DDQ

D12

Q12

D11

D10

Q10

NC/144M

Q17

D15

Q14

D13

REF

Q11

TMS

TDI

记

1. NC / 144M和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。

文件编号： 001-70204修订版* B

第27 4

CY7C2562XV18 ， CY7C2564XV18

引脚德网络nitions

引脚名称

[x:0]

I / O

引脚说明

输入 -

数据输入信号。

采样的K和K时钟在有效的写操作的上升沿。

同步CY7C2562XV18

[17:0]

CY7C2564XV18

[35:0]

输入 -

写端口选择

低电平有效。

采样在K时钟的上升沿。当断言活跃，一

启动同步写操作。拉高取消选择写端口。取消写端口会忽略

[x:0]

输入 -

字节写选择0 ， 1 ， 2 ， 3

低电平有效。

采样的K和K时钟在上升边缘

同步写操作。用于选择哪个字节的当前部分中写入设备

写操作。不写入的字节保持不变。

CY7C2562XV18

BWS

控件D

[8:0]

和BWS

控件D

[17:9].

CY7C2564XV18

BWS

控件D

[8:0]

， BWS

控件D

[17:9]

， BWS

控件D

[26:18]

和BWS

控件D

[35:27].

所有的字节写选择采样的相同沿的数据。取消选择一个字节写选择

忽略数据的对应字节，并且不写入到器件中。

输入 -

地址输入。

采样在K （读地址）和K（写入地址）的时钟在上升边缘

同步活跃的读取和写入操作。这些地址输入复用于读取和写入

操作。在内部，该设备被用于CY7C2562XV18组织为4米×18 （每一个的2M ×18 2阵列），

和2M × 36 （每1米× 36 2数组） CY7C2564XV18 。因此，只有21个地址输入

需要访问整个存储器阵列，用于CY7C2562XV18 ，和20的地址输入，用于

CY7C2564XV18 。当相应的端口被取消，这些输入将被忽略。地址引脚

（A ）可以被分配任何位阶。

OUTPUT-

数据的输出信号。

在读操作期间，这些引脚输出所请求的数据。有效数据是

同步驱动出在K和K时钟的上升沿时的读操作。当读出的端口是

取消选择，Q

[x:0]

自动三态。

CY7C2562XV18

[17:0]

CY7C2564XV18

[35:0]

输入 -

读端口选择

低电平有效。

采样正输入时钟（K）的上升沿。当激活时，

启动同步的读操作。拉高取消选择读端口。如果选中，则进入待定

被允许完成和输出驱动器自动进入三态之后的下一个上升沿

在K时钟。每次读访问由一阵两个连续的传输。

有效的输出

有效的输出指标。

在Q有效表示有效的输出数据。 QVLD是边缘与CQ和CQ对齐。

指标

模上

片上终端输入。

该引脚用于片上端接输入信号（ ODT ）。 ODT范围

终端选择上电时初始化进行。的低电平引脚选择低范围如下

输入引脚

RQ / 3.33 175

?? <

RQ < 350 （其中RQ是电阻连接到ZQ引脚） A HIGH在这个引脚选择

大范围如下RQ / 1.66 175

?? <

RQ < 250

（其中

RQ是绑ZQ引脚上的电阻器）。当

悬空，高范围终止值默认被选中。

输入时钟

回波时钟

正向输入时钟输入。

的K上升沿用于捕获同步输入到装置

并推动了通过Q数据

[x:0]

。所有访问都在K的上升沿启动

负输入时钟输入。

K被用于捕获同步的输入被提供给该装置

并推动了通过Q数据

[x:0]

同步回波时钟输出。

这是一个自由运行的时钟和同步于输入时钟

在QDR II +的（ K）。该路时钟的时序如图

开关第22页上的特点。

同步回波时钟输出。

这是一个自由运行的时钟和同步于输入时钟

在QDR II +的（ K）。为回波时钟的时序示于

开关第22页上的特点。

WPS

BWS

[x:0]

RPS

QVLD

ODT

[2]

记

2.片上端接（ ODT ）功能，支持程序D

[x:0]

， BWS

[x:0]

和K / K个输入。

文件编号： 001-70204修订版* B

第27 5