CY7C1316CV18 , CY7C1916CV18
CY7C1318CV18 , CY7C1320CV18
18兆位的DDR - II SRAM 2字
突发架构
特点
■
■
■
■
■
功能说明
该CY7C1316CV18 , CY7C1916CV18 , CY7C1318CV18和
CY7C1320CV18是1.8V同步SRAM的流水线
配备了DDR- II架构。在DDR- II由一个
SRAM核心具有先进的同步外围电路和
一比特串计数器。读取和写入地址被锁存
在输入(K)时钟的备选上升沿。写入数据
登记在K和K。读的上升沿数据是
驱动上的C和C的上升沿如果提供,或在上升
不设置K和在K的C / C的边缘。每个地址位置
用两个8位字中CY7C1316CV18的情况相关联
和两个9位的CY7C1916CV18那爆的情况下的话
依次移入或移出器件。突发计数器始终
开始于一个'0'在内部CY7C1316CV18的情况下和
CY7C1916CV18 。对于CY7C1318CV18和CY7C1320CV18 ,
该数据串计数器需要在外部的至少显著位
处理和脉冲串2个18位字(在该情况下
CY7C1318CV18 )的两个36位字(在该情况下
CY7C1320CV18 )依次移入或移出器件。
异步输入包括一个输出阻抗匹配
输入( ZQ ) 。同步数据输出(Q ,共享相同的
物理引脚作为输入的数据中的D)是紧密匹配的两个
输出回波时钟CQ / CQ ,无需捕获数据
分别从系统中的每个单独的DDR SRAM的
设计。数据输出时钟(C / C )使最大系统
时钟和数据同步的灵活性。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
在C或C (或K或K在一个时钟控制寄存器
域)的输入时钟。写操作都带有片上进行
同步自定时写电路。
18兆位密度( 2M ×8 , 2M ×9 , 1M ×18 , 512K ×36 )
267 MHz时钟实现高带宽
2字突发降低地址总线频率
双倍数据速率( DDR )接口
(在534 MHz的数据传输),在267 MHz的
两个输入时钟( K和K )用于精确DDR定时
SRAM仅使用上升沿
两个输入时钟的输出数据( C和C ) ,以减少时钟
偏差和飞行时间的不匹配
在高速路时钟( CQ和CQ )简化了数据采集
系统
同步内部自定时写入
DDR -II工作在1.5周期读延迟时,该DLL
启用
操作类似于一个DDR-I设备与在1个周期的读延迟
DLL关闭模式
与HSTL输入和输出的1.8V内核电源
可变驱动HSTL输出缓冲器
扩展HSTL输出电压( 1.4V -V
DD
)
可在165球FBGA封装( 13 ×15 ×1.4 MM)
提供两种无铅和无无铅封装
JTAG 1149.1兼容的测试访问端口
延迟锁定环(DLL ),用于精确的数据放置
■
■
■
■
■
■
■
■
■
■
■
■
CON连接gurations
CY7C1316CV18 - 2M ×8
CY7C1916CV18 - 2M ×9
CY7C1318CV18 - 1M ×18
CY7C1320CV18 - 512K ×36
选购指南
描述
最大工作频率
最大工作电流
x8
x9
x18
x36
267兆赫
267
775
780
805
855
250兆赫
250
705
710
730
775
200兆赫
200
575
580
600
635
167兆赫
167
490
490
510
540
单位
兆赫
mA
赛普拉斯半导体公司
文件编号: 001-07160修订版* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年9月26日
[+ ]反馈
CY7C1316CV18 , CY7C1916CV18
CY7C1318CV18 , CY7C1320CV18
逻辑框图( CY7C1316CV18 )
A
(19:0)
LD
K
K
DOFF
20
写添加。解码
阅读添加。解码
地址
注册
写
REG
1M ×8的阵列
写
REG
8
1M ×8的阵列
CLK
将军
产量
逻辑
控制
读/写
C
C
CQ
CQ
8
8
DQ
[7:0]
读取数据寄存器。
16
8
控制
逻辑
8
注册。
注册。
注册。
8
V
REF
读/写
NWS
[1:0]
逻辑框图( CY7C1916CV18 )
A
(19:0)
LD
K
K
DOFF
20
写添加。解码
阅读添加。解码
地址
注册
写
REG
1M ×9阵列
写
REG
9
1M ×9阵列
CLK
将军
产量
逻辑
控制
读/写
C
C
CQ
CQ
9
DQ
[8:0]
读取数据寄存器。
18
9
控制
逻辑
9
注册。
注册。
注册。 9
9
V
REF
读/写
BWS
[0]
文件编号: 001-07160修订版* C
第29页2
[+ ]反馈
CY7C1316CV18 , CY7C1916CV18
CY7C1318CV18 , CY7C1320CV18
逻辑框图( CY7C1318CV18 )
A0
BURST
逻辑
A
(19:0)
20
LD
K
K
19
写添加。解码
阅读添加。解码
A
(19:1)
地址
注册
写
REG
512K ×18阵列
写
REG
512K ×18阵列
18
CLK
将军
产量
逻辑
控制
读/写
C
C
CQ
CQ
18
DQ
[17:0]
DOFF
读取数据寄存器。
36
18
控制
逻辑
18
注册。
注册。
注册。 18
18
V
REF
读/写
BWS
[1:0]
逻辑框图( CY7C1320CV18 )
A0
BURST
逻辑
A
(18:0)
19
LD
K
K
18
写添加。解码
阅读添加。解码
A
(18:1)
地址
注册
写
REG
256K ×36阵列
写
REG
256K ×36阵列
36
CLK
将军
产量
逻辑
控制
读/写
C
C
CQ
CQ
36
DQ
[35:0]
DOFF
读取数据寄存器。
72
36
控制
逻辑
36
注册。
注册。
注册。 36
36
V
REF
读/写
BWS
[3:0]
文件编号: 001-07160修订版* C
第29页3
[+ ]反馈
CY7C1316CV18 , CY7C1916CV18
CY7C1318CV18 , CY7C1320CV18
引脚配置
对于CY7C1316CV18的引脚配置, CY7C1916CV18 , CY7C1318CV18和CY7C1320CV18随之而来。
[1]
165球FBGA ( 13 ×15 ×1.4 MM)引脚
CY7C1316CV18 ( 2M ×8 )
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/72M
NC
NC
NC
NC
NC
NC
V
REF
NC
NC
DQ6
NC
NC
NC
TCK
3
A
NC
NC
NC
DQ4
NC
DQ5
V
DDQ
NC
NC
NC
NC
NC
DQ7
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
NWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
NC/36M
NC
NC
NC
NC
NC
NC
V
REF
DQ1
NC
NC
NC
NC
NC
TMS
11
CQ
DQ3
NC
NC
DQ2
NC
NC
ZQ
NC
NC
DQ0
NC
NC
NC
TDI
CY7C1916CV18 ( 2M ×9 )
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/72M
NC
NC
NC
NC
NC
NC
V
REF
NC
NC
DQ6
NC
NC
NC
TCK
3
A
NC
NC
NC
DQ4
NC
DQ5
V
DDQ
NC
NC
NC
NC
NC
DQ7
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NC
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
NC/36M
NC
NC
NC
NC
NC
NC
V
REF
DQ1
NC
NC
NC
NC
NC
TMS
11
CQ
DQ3
NC
NC
DQ2
NC
NC
ZQ
NC
NC
DQ0
NC
NC
DQ8
TDI
记
1. NC / 36M ,NC / 72M, NC / 144M和NC / 288M未连接到所述管芯,并且可以连接到任何电压电平。
文件编号: 001-07160修订版* C
第29页4
[+ ]反馈
CY7C1316CV18 , CY7C1916CV18
CY7C1318CV18 , CY7C1320CV18
引脚配置
(续)
对于CY7C1316CV18的引脚配置, CY7C1916CV18 , CY7C1318CV18和CY7C1320CV18随之而来。
[1]
165球FBGA ( 13 ×15 ×1.4 MM)引脚
CY7C1318CV18 ( 1M ×18 )
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/72M
DQ9
NC
NC
NC
DQ12
NC
V
REF
NC
NC
DQ15
NC
NC
NC
TCK
3
A
NC
NC
DQ10
DQ11
NC
DQ13
V
DDQ
NC
DQ14
NC
NC
DQ16
DQ17
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A0
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
NC/36M
NC
DQ7
NC
NC
NC
NC
V
REF
DQ4
NC
NC
DQ1
NC
NC
TMS
11
CQ
DQ8
NC
NC
DQ6
DQ5
NC
ZQ
NC
DQ3
DQ2
NC
NC
DQ0
TDI
CY7C1320CV18 ( 512K ×36 )
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
DQ27
NC
DQ29
NC
DQ30
DQ31
V
REF
NC
NC
DQ33
NC
DQ35
NC
TCK
3
DQ18
DQ28
DQ19
DQ20
DQ21
DQ22
V
DDQ
DQ32
DQ23
DQ24
DQ34
DQ25
DQ26
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A0
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
NC/72M
NC
DQ17
NC
DQ15
NC
NC
V
REF
DQ13
DQ12
NC
DQ11
NC
DQ9
TMS
11
CQ
DQ8
DQ7
DQ16
DQ6
DQ5
DQ14
ZQ
DQ4
DQ3
DQ2
DQ1
DQ10
DQ0
TDI
NC / 144M NC / 36M
文件编号: 001-07160修订版* C
第29页5
[+ ]反馈