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初步
CY7C1311BV18
CY7C1911BV18
CY7C1313BV18
CY7C1315BV18
18 - Mbit的QDR -II SRAM 4字突发
架构
特点
单独的独立读写数据端口
- 支持并发事务
250 - MHz时钟实现高带宽
4字突发降低地址总线频率
双倍数据速率( DDR )的读取和接口
写端口(在500MHz的数据传送) ,在250兆赫
两个输入时钟(K和K )用于精确DDR定时
- SRAM仅使用上升沿
两个输出时钟( C和C )占时钟偏移
和飞行时间的不匹配
回波时钟( CQ和CQ )简化了数据采集的
高速系统
单复用地址输入总线地址锁存
输入,读取和写入端口
独立的端口选择深度扩张
同步内部自定时写入
提供× 8 , ×9 ,× 18和× 36配置
完整的数据一致性,提供最新的数据
=核心V
DD
= 1.8 ( +/- 0.1V ) ; I / O V
DDQ
= 1.4V至V
DD
)
15 × 17× 1.4毫米1.0毫米间距FBGA封装, 165球
( 11 × 15矩阵)
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
延迟锁定环( DLL ),用于精确的数据放置
功能说明
该CY7C1311BV18 , CY7C1911BV18 , CY7C1313BV18和
CY7C1315BV18是1.8V同步SRAM的流水线,
配备了QDR -II架构。 QDR- II架构
由两个单独的端口,以存取存储器阵列。
读端口有专用的数据输出来支持读
操作和写端口则有专用的数据输入到
支持写操作。 QDR -II架构具有独立的
数据输入和数据输出,完全省去了
到“掉头”共同需要的数据总线I / O
设备。访问每个端口通过完成
常见的地址总线。读取和写入地址
地址锁存输入的备选上升沿
( K)时钟。访问的QDR -II读写端口是
完全相互独立的。为了最大限度地
数据吞吐量,同时读取和写入端口都配有
双倍数据速率( DDR )接口。每个地址是
用4个8位字( CY7C1311BV18 )或9位相关
字( CY7C1911BV18 )或18位字( CY7C1313BV18 )或
36位字( CY7C1315BV18 ),其依次响起或
从设备中。由于数据可以被转移进和移出
在两个输入时钟的每个上升沿设备(K和
K和C和C ) ,存储器带宽最大化而simpli-
fying系统设计,消除公交“开通变通” 。
深度扩展完成与港口选择各
端口。端口选择允许每个端口独立运作。
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
寄存器的C或C输入时钟的控制。写的
带有片上同步自定时写电路进行。
CON连接gurations
CY7C1311BV18-2M ×8
CY7C1911BV18-2M ×9
CY7C1313BV18-1M ×18
CY7C1315BV18-512K ×36
赛普拉斯半导体公司
文件编号: 38-05620牧师**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年7月23日
初步
逻辑框图( CY7C1311BV18 )
D
[7:0]
8
写写写写
REG
REG
注册注册
CY7C1311BV18
CY7C1911BV18
CY7C1313BV18
CY7C1315BV18
19
写添加。解码
阅读添加。解码
A
(18:0)
地址
注册
地址
注册
19
A
(18:0)
512K ×8的阵列
512K ×8的阵列
512K ×8的阵列
512K ×8的阵列
K
K
CLK
将军
控制
逻辑
RPS
C
C
DOFF
读取数据寄存器。
32
控制
逻辑
16
注册。
16
注册。
8
注册。
CQ
CQ
V
REF
WPS
NWS
[1:0]
8
Q
[7:0]
逻辑框图( CY7C1911BV18 )
D
[8:0]
9
写写写写
REG
REG
注册注册
19
写添加。解码
阅读添加。解码
A
(18:0)
地址
注册
地址
注册
19
A
(18:0)
512K ×9阵列
512K ×9阵列
512K ×9阵列
512K ×9阵列
K
K
CLK
将军
控制
逻辑
RPS
C
C
DOFF
读取数据寄存器。
36
控制
逻辑
18
注册。
18
注册。
9
注册。
CQ
CQ
V
REF
WPS
BWS
[0]
9
Q
[8:0]
文件编号: 38-05620牧师**
第23页2
初步
逻辑框图( CY7C1313BV18 )
D
[17:0]
18
写写写写
REG
REG
注册注册
CY7C1311BV18
CY7C1911BV18
CY7C1313BV18
CY7C1315BV18
18
写添加。解码
阅读添加。解码
A
(17:0)
地址
注册
地址
注册
18
A
(17:0)
256K ×18阵列
256K ×18阵列
256K ×18阵列
256K ×18阵列
K
K
CLK
将军
控制
逻辑
RPS
C
C
DOFF
读取数据寄存器。
72
控制
逻辑
36
注册。
36
注册。
18
注册。
CQ
CQ
V
REF
WPS
BWS
[1:0]
18
Q
[17:0]
逻辑框图( CY7C1315BV18 )
D
[35:0]
36
写写写写
REG
REG
注册注册
17
写添加。解码
阅读添加。解码
A
(16:0)
地址
注册
地址
注册
17
A
(16:0)
128K ×36阵列
128K ×36阵列
128K ×36阵列
128K ×36阵列
K
K
CLK
将军
控制
逻辑
RPS
C
C
DOFF
V
REF
WPS
BWS
[3:0]
读取数据寄存器。
144
控制
逻辑
72
注册。
72
注册。
36
注册。
CQ
CQ
36 Q
[35:0]
选购指南
250兆赫
最大工作频率
最大工作电流
250
待定
200兆赫
200
待定
167兆赫
167
待定
单位
兆赫
mA
文件编号: 38-05620牧师**
第23页3
初步
销刀豆网络gurations
CY7C1311BV18 ( 2M × 8 ) -15 × 17的FBGA
CY7C1311BV18
CY7C1911BV18
CY7C1313BV18
CY7C1315BV18
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/72M
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
A
NC
NC
NC
Q4
NC
Q5
V
DDQ
NC
NC
D6
NC
NC
Q7
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
NWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
NC/36M
NC
NC
NC
D2
NC
NC
V
REF
Q1
NC
NC
NC
NC
NC
TMS
11
CQ
Q3
D3
NC
Q2
NC
NC
ZQ
D1
NC
Q0
D0
NC
NC
TDI
CY7C1911BV18 ( 2M × 9 ) -15 × 17的FBGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/72M
NC
NC
D5
NC
NC
D6
V
REF
NC
NC
Q7
NC
D8
NC
TCK
3
A
NC
NC
NC
Q5
NC
Q6
V
DDQ
NC
NC
D7
NC
NC
Q8
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NC
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
NC/36M
NC
NC
NC
D3
NC
NC
V
REF
Q2
NC
NC
NC
NC
D0
TMS
11
CQ
Q4
D4
NC
Q3
NC
NC
ZQ
D2
NC
Q1
D1
NC
Q0
TDI
文件编号: 38-05620牧师**
第23页4
初步
销刀豆网络gurations
(续)
CY7C1313V18 ( 1M × 18 ) -15 × 17的FBGA
CY7C1311BV18
CY7C1911BV18
CY7C1313BV18
CY7C1315BV18
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/288M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
NC/72M
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
NC / 144M NC / 36M
CY7C1315AV18 ( 512K × 36 ) -15 × 17FBGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
D17
D16
Q16
Q15
D14
Q13
V
DDQ
D12
Q12
D11
D10
Q10
Q9
A
10
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
NC / 288M NC / 72M
NC / NC 36M / 144M
文件编号: 38-05620牧师**
第23页5
CY7C1311BV18
CY7C1911BV18
CY7C1313BV18
CY7C1315BV18
18 - Mbit的QDR -II SRAM 4字
突发架构
特点
单独的独立读写数据端口
- 支持并发事务
300 MHz的时钟实现高带宽
4字突发降低地址总线频率
双倍数据速率( DDR )的读取和接口
写端口(在600 MHz的数据传送),在300MHz下
两个输入时钟(K和K )用于精确DDR定时
- SRAM仅使用上升沿
输出数据的两个输入时钟( C和C ) ,以尽量减少
时钟偏移和飞行时间的不匹配
回波时钟( CQ和CQ )简化了数据采集的
高速系统
单复用地址输入总线地址锁存
输入,读取和写入端口
独立的端口选择深度扩张
同步内部自定时写入
提供×8 , ×9 , ×18 ,和×36配置
完整的数据一致性,提供最新的数据
=核心V
DD
= 1.8 ( ± 0.1V ) ; I / O V
DDQ
= 1.4V至V
DD
提供165球FBGA封装( 13 ×15 ×1.4 MM)
提供的两种无铅和无无铅封装
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
延迟锁定环( DLL ),用于精确的数据放置
功能说明
该CY7C1311BV18 , CY7C1911BV18 , CY7C1313BV18和
CY7C1315BV18是1.8V同步SRAM的流水线,
配备了QDR -II架构。 QDR- II架构
由两个单独的端口,以存取存储器阵列。
读端口有专用的数据输出来支持读
操作和写端口则有专用的数据输入到
支持写操作。 QDR -II架构具有独立的
数据输入和数据输出,完全省去了
到“掉头”共同需要的数据总线I / O
设备。访问每个端口通过完成
常见的地址总线。读取和写入地址
地址锁存输入的备选上升沿
( K)时钟。访问的QDR -II读写端口是
完全相互独立的。为了最大限度地
数据吞吐量,同时读取和写入端口都配有
双倍数据速率( DDR )接口。每个地址是
用4个8位字( CY7C1311BV18 )或9位相关
字( CY7C1911BV18 )或18位字( CY7C1313BV18 )或
36位字( CY7C1315BV18 ),其依次响起或
从设备中。由于数据可以被转移进和移出
在两个输入时钟的每个上升沿设备(K和
K和C和C ) ,存储器带宽最大化而simpli-
fying系统设计,消除公交“开通变通” 。
深度扩展完成与港口选择各
端口。端口选择允许每个端口独立运作。
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
在C或C (或K或K在一个时钟控制寄存器
域)的输入时钟。写操作都带有片上进行
同步自定时写电路。
CON连接gurations
CY7C1311BV18 - 2M ×8
CY7C1911BV18 - 2M ×9
CY7C1313BV18 - 1M ×18
CY7C1315BV18 - 512K ×36
选购指南
300兆赫
最大工作频率
最大工作电流
300
550
278兆赫
278
530
250兆赫
250
500
200兆赫
200
450
167兆赫
167
400
单位
兆赫
mA
赛普拉斯半导体公司
文件编号: 38-05620牧师* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年6月27日
[+ ]反馈
CY7C1311BV18
CY7C1911BV18
CY7C1313BV18
CY7C1315BV18
逻辑框图( CY7C1311BV18 )
D
[7:0]
8
REG
REG
REG
REG
A
(18:0)
写添加。解码
19
阅读添加。解码
地址
注册
地址
注册
19
A
(18:0)
512K ×8的阵列
512K ×8的阵列
512K ×8的阵列
512K ×8的阵列
K
K
CLK
将军
控制
逻辑
RPS
C
C
DOFF
读取数据寄存器。
32
控制
逻辑
16
注册。
16
注册。
8
注册。
CQ
CQ
V
REF
WPS
NWS
[1:0]
8
Q
[7:0]
逻辑框图( CY7C1911BV18 )
D
[8:0]
9
REG
REG
REG
REG
A
(18:0)
写添加。解码
19
阅读添加。解码
地址
注册
地址
注册
19
A
(18:0)
512K ×9阵列
512K ×9阵列
512K ×9阵列
512K ×9阵列
K
K
CLK
将军
控制
逻辑
RPS
C
C
DOFF
读取数据寄存器。
36
控制
逻辑
18
注册。
18
注册。
9
注册。
CQ
CQ
V
REF
WPS
BWS
[0]
9
Q
[8:0]
文件编号: 38-05620牧师* C
第28 2
[+ ]反馈
CY7C1311BV18
CY7C1911BV18
CY7C1313BV18
CY7C1315BV18
逻辑框图( CY7C1313BV18 )
D
[17:0]
18
REG
REG
REG
REG
A
(17:0)
写添加。解码
18
阅读添加。解码
地址
注册
地址
注册
18
A
(17:0)
256K ×18阵列
256K ×18阵列
256K ×18阵列
256K ×18阵列
K
K
CLK
将军
控制
逻辑
RPS
C
C
DOFF
读取数据寄存器。
72
控制
逻辑
36
注册。
36
注册。
18
注册。
CQ
CQ
V
REF
WPS
BWS
[1:0]
18
Q
[17:0]
逻辑框图( CY7C1315BV18 )
D
[35:0]
36
REG
REG
REG
REG
A
(16:0)
写添加。解码
17
阅读添加。解码
地址
注册
地址
注册
17
A
(16:0)
128K ×36阵列
128K ×36阵列
128K ×36阵列
128K ×36阵列
K
K
CLK
将军
控制
逻辑
RPS
C
C
DOFF
V
REF
WPS
BWS
[3:0]
读取数据寄存器。
144
控制
逻辑
72
注册。
72
注册。
36
注册。
CQ
CQ
36 Q
[35:0]
文件编号: 38-05620牧师* C
第28 3
[+ ]反馈
CY7C1311BV18
CY7C1911BV18
CY7C1313BV18
CY7C1315BV18
销刀豆网络gurations
165球FBGA ( 13 ×15 ×1.4 MM)引脚
CY7C1311BV18 ( 2M ×8 )
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/72M
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
A
NC
NC
NC
Q4
NC
Q5
V
DDQ
NC
NC
D6
NC
NC
Q7
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
NWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
NC/36M
NC
NC
NC
D2
NC
NC
V
REF
Q1
NC
NC
NC
NC
NC
TMS
11
CQ
Q3
D3
NC
Q2
NC
NC
ZQ
D1
NC
Q0
D0
NC
NC
TDI
CY7C1911BV18 ( 2M ×9 )
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/72M
NC
NC
D5
NC
NC
D6
V
REF
NC
NC
Q7
NC
D8
NC
TCK
3
A
NC
NC
NC
Q5
NC
Q6
V
DDQ
NC
NC
D7
NC
NC
Q8
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NC
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
NC/36M
NC
NC
NC
D3
NC
NC
V
REF
Q2
NC
NC
NC
NC
D0
TMS
11
CQ
Q4
D4
NC
Q3
NC
NC
ZQ
D2
NC
Q1
D1
NC
Q0
TDI
文件编号: 38-05620牧师* C
第28 4
[+ ]反馈
CY7C1311BV18
CY7C1911BV18
CY7C1313BV18
CY7C1315BV18
销刀豆网络gurations
(续)
165球FBGA ( 13 ×15 ×1.4 MM)引脚
CY7C1313BV18 ( 1M ×18 )
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/288M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
NC/72M
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
NC / 144M NC / 36M
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
A
CY7C1315BV18 ( 512K ×36 )
7
4
5
6
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
D17
D16
Q16
Q15
D14
Q13
V
DDQ
D12
Q12
D11
D10
Q10
Q9
A
10
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
NC / 288M NC / 72M
NC / NC 36M / 144M
文件编号: 38-05620牧师* C
第28 5
[+ ]反馈
CY7C1311BV18 , CY7C1911BV18
CY7C1313BV18 , CY7C1315BV18
18 - Mbit的QDR -II SRAM 4字
突发架构
18 - Mbit的QDR -II SRAM 4字突发架构
特点
功能说明
该CY7C1311BV18 , CY7C1911BV18 , CY7C1313BV18和
CY7C1315BV18是1.8V同步SRAM的流水线,
配备了QDR -II架构。 QDR- II架构
由两个独立的端口:读端口和写端口
存取存储器阵列。读端口有专用的数据
输出来支持读操作,写端口有
专用的数据输入来支持写操作。 QDR -II架构设计师用手工
tecture具有单独的数据输入和数据输出,完全
不再需要“掉头”所需的数据总线
常见的IO设备。访问每个端口完成
通过一个公共地址总线。用于读写地址
地址锁存输入的备选上升沿( K)
时钟。接入到QDR-II读端口和写端口是
完全相互独立的。为了最大限度地提高数据
吞吐量,这两个读端口和写端口设置有DDR
接口。每个地址位置与4个8位相关
字( CY7C1311BV18 ),9位字( CY7C1911BV18 ) , 18位
字( CY7C1313BV18 ) ,或36位字( CY7C1315BV18 ),该
相继爆出进入或离开设备。因为数据可以是
移入和移出器件上都有的每个上升沿
输入时钟(K和K和C及C) ,内存带宽
同时简化系统设计,消除总线最大化
“关变通” 。
深度扩展完成与港口选择,这
使每个端口独立运作。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
在C或C (或K或K在一个时钟控制寄存器
域)的输入时钟。写操作都带有片上进行
同步自定时写电路。
分开独立的读取和写入数据端口
支持并发事务
300 MHz时钟实现高带宽
4字突发降低地址总线频率
双倍数据速率( DDR )的读取和写入端口接口
(在600 MHz的数据传送) ,在300兆赫
两个输入时钟( K和K )用于精确DDR定时
SRAM仅使用上升沿
两个输入时钟的输出数据( C和C ) ,以减少时钟
偏差和飞行时间的不匹配
在高速路时钟( CQ和CQ )简化了数据采集
系统
单复用地址输入总线锁存地址输入
为读写端口
单独的端口选择深度扩张
同步内部自定时写入
可在X8 , X9 , X18 , X36和配置
完整的数据一致性,提供最新的数据
核心V
DD
= 1.8 ( ± 0.1V ) ; IO V
DDQ
= 1.4V至V
DD
可在165球FBGA封装( 13 ×15 ×1.4 MM)
提供两种无铅和无无铅封装
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
延迟锁定环(DLL ),用于精确的数据放置
CON连接gurations
CY7C1311BV18 - 2M ×8
CY7C1911BV18 - 2M ×9
CY7C1313BV18 - 1M ×18
CY7C1315BV18 - 512K ×36
选购指南
描述
最大工作频率
最大工作电流
x8
x9
x18
x36
300兆赫
300
765
800
840
985
278兆赫
278
720
730
760
910
250兆赫
250
665
675
705
830
200兆赫
200
560
570
590
675
167兆赫
167
495
490
505
570
单位
兆赫
mA
赛普拉斯半导体公司
文件编号: 38-05620牧师* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2011年2月2日
[+ ]反馈
CY7C1311BV18 , CY7C1911BV18
CY7C1313BV18 , CY7C1315BV18
逻辑框图( CY7C1311BV18 )
D
[7:0]
8
阅读添加。解码
写添加。解码
A
(18:0)
19
REG
地址
注册
REG
REG
REG
地址
注册
19
A
(18:0)
512K ×8的阵列
512K ×8的阵列
512K ×8的阵列
512K ×8的阵列
K
K
CLK
将军
控制
逻辑
RPS
C
C
CQ
DOFF
读取数据寄存器。
32
V
REF
WPS
NWS
[1:0]
16
控制
逻辑
16
注册。
注册。
注册。 8
8
8
8
CQ
8
Q
[7:0]
逻辑框图( CY7C1911BV18 )
D
[8:0]
9
阅读添加。解码
写添加。解码
A
(18:0)
19
REG
地址
注册
REG
REG
REG
地址
注册
19
A
(18:0)
512K ×9阵列
512K ×9阵列
512K ×9阵列
512K ×9阵列
K
K
CLK
将军
控制
逻辑
RPS
C
C
CQ
DOFF
读取数据寄存器。
36
V
REF
WPS
BWS
[0]
18
控制
逻辑
18
注册。
注册。
注册。 9
9
9
9
CQ
9
Q
[8:0]
文件编号: 38-05620牧师* F
第32 2
[+ ]反馈
CY7C1311BV18 , CY7C1911BV18
CY7C1313BV18 , CY7C1315BV18
逻辑框图( CY7C1313BV18 )
D
[17:0]
18
阅读添加。解码
写添加。解码
A
(17:0)
18
REG
地址
注册
REG
REG
REG
地址
注册
18
A
(17:0)
256K ×18阵列
256K ×18阵列
256K ×18阵列
256K ×18阵列
K
K
CLK
将军
控制
逻辑
RPS
C
C
CQ
DOFF
读取数据寄存器。
72
V
REF
WPS
BWS
[1:0]
36
控制
逻辑
36
注册。
注册。
注册。 18
18
18
18
CQ
18
Q
[17:0]
逻辑框图( CY7C1315BV18 )
D
[35:0]
36
阅读添加。解码
写添加。解码
A
(16:0)
17
REG
地址
注册
REG
REG
REG
地址
注册
17
A
(16:0)
128K ×36阵列
128K ×36阵列
128K ×36阵列
128K ×36阵列
K
K
CLK
将军
控制
逻辑
RPS
C
C
CQ
DOFF
读取数据寄存器。
144
V
REF
WPS
BWS
[3:0]
72
控制
逻辑
72
注册。
注册。
注册。 36
36
36
36
CQ
36
Q
[35:0]
文件编号: 38-05620牧师* F
第32 3
[+ ]反馈
CY7C1311BV18 , CY7C1911BV18
CY7C1313BV18 , CY7C1315BV18
目录
引脚配置................................................ ............. 5
引脚定义................................................ .................. 7
功能概述................................................ ........ 9
读操作................................................ ......... 9
写操作................................................ ......... 9
写字节操作............................................... 9 ..
单时钟模式下............................................... 9 .......
并发事务........................................... 10
深度扩展................................................ ....... 10
可编程阻抗........................................ 10
随路时钟................................................ .............. 10
DLL ................................................. ........................... 10
应用实例................................................ ...... 11
真值表................................................ ...................... 11
写周期说明............................................... 12
写周期说明............................................... 12
写周期说明............................................... 13
IEEE 1149.1串行边界扫描( JTAG ) .................. 14
禁用JTAG特性...................................... 14
测试访问端口测试时钟................................... 14
测试模式选择( TMS ) ........................................... 14
测试数据输入( TDI ) ........................................... .......... 14
测试数据输出( TDO ) ........................................... ...... 14
执行TAP复位........................................... 14
TAP寄存器................................................ ........... 14
TAP指令集............................................... .... 14
TAP控制器状态图....................................... 16
TAP控制器框图...................................... 17
TAP电气特性...................................... 17
TAP交流开关特性............................... 18
TAP时序和测试条件.................................. 18
识别寄存器定义................................ 19
扫描寄存器大小............................................... ........ 19
指令代码................................................ ........... 19
边界扫描顺序............................................... ..... 20
上电顺序QDR -II SRAM ........................... 21
开机顺序............................................... .. 21
DLL约束................................................ ........ 21
最大额定值................................................ ........... 22
经营范围................................................ ............ 22
电气特性.............................................. 22
直流电气特性..................................... 22
AC电气特性..................................... 23
电容................................................. ................... 24
热阻................................................ ....... 24
开关特性............................................. 25
开关波形................................................ .... 27
订购信息................................................ ..... 28
订购代码定义......................................... 28
包图................................................ ........... 29
文档历史记录页............................................... 30 ..
销售,解决方案和法律信息...................... 32
全球销售和设计支持....................... 32
产品................................................. ................... 32
的PSoC解决方案................................................ ......... 32
文件编号: 38-05620牧师* F
第32 4
[+ ]反馈
CY7C1311BV18 , CY7C1911BV18
CY7C1313BV18 , CY7C1315BV18
引脚配置
对于CY7C1311BV18的引脚配置, CY7C1911BV18 , CY7C1313BV18和CY7C1315BV18随之而来。
[1]
165球FBGA ( 13 ×15 ×1.4 MM)引脚
CY7C1311BV18 ( 2M ×8 )
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/72M
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
A
NC
NC
NC
Q4
NC
Q5
V
DDQ
NC
NC
D6
NC
NC
Q7
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
NWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
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SS
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A
A
9
A
NC
NC
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NC
NC
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DDQ
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NC
NC
NC
NC
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A
10
NC/36M
NC
NC
NC
D2
NC
NC
V
REF
Q1
NC
NC
NC
NC
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TMS
11
CQ
Q3
D3
NC
Q2
NC
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ZQ
D1
NC
Q0
D0
NC
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TDI
CY7C1911BV18 ( 2M ×9 )
1
A
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P
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CQ
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DOFF
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TDO
2
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NC
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D5
NC
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V
REF
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Q7
NC
D8
NC
TCK
3
A
NC
NC
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Q5
NC
Q6
V
DDQ
NC
NC
D7
NC
NC
Q8
A
4
WPS
A
V
SS
V
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V
DDQ
V
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DDQ
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DDQ
V
DDQ
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SS
V
SS
A
A
5
NC
NC/288M
A
V
SS
V
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V
DD
V
DD
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V
DD
V
DD
V
SS
V
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A
A
A
6
K
K
NC
V
SS
V
SS
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V
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V
SS
V
SS
V
SS
V
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A
C
C
7
NC/144M
BWS
0
A
V
SS
V
SS
V
DD
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DD
V
DD
V
DD
V
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V
SS
V
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A
A
A
8
RPS
A
V
SS
V
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DDQ
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V
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DDQ
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DDQ
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DDQ
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SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
NC/36M
NC
NC
NC
D3
NC
NC
V
REF
Q2
NC
NC
NC
NC
D0
TMS
11
CQ
Q4
D4
NC
Q3
NC
NC
ZQ
D2
NC
Q1
D1
NC
Q0
TDI
1. NC / 36M ,NC / 72M, NC / 144M ,和NC / 288M未连接到所述管芯,并且可以连接到任何电压电平。
文件编号: 38-05620牧师* F
第32 5
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    电话:0755-82780082
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    地址:深圳市福田区振兴路156号上步工业区405栋3层

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