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CY7C1618KV18 , CY7C1620KV18
144兆位的DDR II SRAM双字
突发架构
144兆位的DDR II SRAM双字突发架构
特点
CON组fi guration
CY7C1618KV18 - 8米× 18
CY7C1620KV18 - 4米× 36
144兆位密度(8M ×18 , 8为M× 36)
333 MHz时钟实现高带宽
双字突发降低地址总线频率
在传输双倍数据速率( DDR )接口(数据
666 MHz)的频率为333 MHz
两个输入时钟( K和K )用于精确DDR定时
SRAM仅使用上升沿
两个输入时钟的输出数据( C和C ) ,以减少时钟
偏差和飞行时间的不匹配
在高速路时钟( CQ和CQ )简化了数据采集
系统
同步内部自定时写入
DDR II工作在1.5 -周期读延迟时, DOFF是
置为高电平
操作类似于DDR I设备与一个周期读延迟
当DOFF为低电平
高速收发器逻辑1.8 -V核心供电
( HSTL )输入和输出
可变驱动HSTL输出缓冲器
扩展HSTL输出电压( 1.4 V -V
DD
)
同时支持1.5 V和1.8 V的I / O供电
可在165球细间距球栅阵列( FBGA )封装
(15 × 17 × 1.4 mm)
提供无铅封装
JTAG 1149.1兼容的测试访问端口
锁相环( PLL),用于精确数据放置
功能说明
在CY7C1618KV18和CY7C1620KV18 1.8 -V
流水线同步SRAM配备DDR II架构。
在DDR II由SRAM核心具有先进的
同步外围电路和一个1比特的数据串计数器。
读取和写入地址锁存备用崛起
输入(K)的时钟的边缘。写数据被登记在上升
K和K.读取数据的边缘被驱动的上升沿
C和C ,如果提供,或在K和K的上升沿如果C / C是
不能提供的。在CY7C1618KV18和CY7C1620KV18中,
突发计数器需要在外部的至少显著位
应对突发和2个18位字的情况下,
CY7C1618KV18和的情况下,两个36位字
CY7C1620KV18依序进入或离开该装置的。
异步输入包括一个输出阻抗匹配
输入( ZQ ) 。同步数据输出(Q ,共享相同的
物理引脚作为输入的数据D)被紧密地匹配于两个
输出回波时钟CQ / CQ ,省去了单独
从每个单独的DDR SRAM的捕获系统中的数据
设计。数据输出时钟(C / C )使最大系统
时钟和数据同步的灵活性。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
在C或C (或K或K在一个时钟控制寄存器
域)的输入时钟。写操作都带有片上进行
同步自定时写电路。
选购指南
描述
最大工作频率
最大工作电流
× 18
× 36
333兆赫
333
650
790
300兆赫
300
610
不提供
250兆赫
250
不提供
660
单位
兆赫
mA
赛普拉斯半导体公司
文件编号: 001-44274修订版* H
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2012年8月6日
CY7C1618KV18 , CY7C1620KV18
逻辑框图 - CY7C1618KV18
A0
BURST
逻辑
A
(22:0)
23
LD
K
K
22
写添加。解码
阅读添加。解码
A
(22:1)
地址
注册
REG
4M ×18阵列
REG
18
4M ×18阵列
CLK
将军
产量
逻辑
控制
读/写
C
C
DOFF
读取数据寄存器。
36
控制
逻辑
V
REF
读/写
BWS
[1:0]
18
18
注册。
注册。
注册。 18
18
18
CQ
CQ
DQ
[17:0]
逻辑框图 - CY7C1620KV18
A0
BURST
逻辑
A
(21:0)
22
LD
K
K
21
写添加。解码
阅读添加。解码
A
(21:1)
地址
注册
REG
2M ×36阵列
REG
36
2M ×36阵列
CLK
将军
产量
逻辑
控制
读/写
C
C
DOFF
读取数据寄存器。
72
控制
逻辑
V
REF
读/写
BWS
[3:0]
36
36
注册。
注册。
注册。 36
36
36
CQ
CQ
DQ
[35:0]
文件编号: 001-44274修订版* H
第32 2
CY7C1618KV18 , CY7C1620KV18
目录
引脚配置................................................ ........... 4
引脚定义................................................ .................. 5
功能概述................................................ 6 ........
读操作................................................ 6 .........
写操作................................................ 6 .........
写字节操作............................................... 7 ..
单时钟模式下............................................... 7 .......
DDR操作................................................ ............ 7
深度扩展................................................ ......... 7
可编程阻抗.......................................... 7
随路时钟................................................ ................ 7
PLL ................................................. ............................. 7
应用实例................................................ 8 ........
真值表................................................ ........................ 9
突发地址表............................................... ......... 9
写周期说明............................................... 10
写周期说明............................................... 11
IEEE 1149.1串行边界扫描( JTAG ) .................. 12
禁用JTAG特性...................................... 12
测试访问端口............................................... ........ 12
执行TAP复位........................................... 12
TAP寄存器................................................ ........... 12
TAP指令集............................................... .... 12
TAP控制器状态图....................................... 14
TAP控制器框图...................................... 15
TAP电气特性...................................... 15
TAP交流开关特性............................... 16
TAP时序和测试条件.................................. 17
识别寄存器定义................................ 18
扫描寄存器大小............................................... ........ 18
指令代码................................................ ........... 18
边界扫描顺序............................................... ..... 19
上电顺序DDR II SRAM ........................... 20
开机顺序............................................... .. 20
PLL限制................................................ ......... 20
最大额定值................................................ ........... 21
经营范围................................................ ............. 21
中子软错误免疫性......................................... 21
电气特性............................................... 21
直流电气特性..................................... 21
AC电气特性........................................ 23
电容................................................. ................... 23
热阻................................................ ........ 23
交流测试负载和波形..................................... 23
开关特性.............................................. 24
开关波形................................................ .... 26
订购信息................................................ ...... 27
订购代码定义......................................... 27
包图................................................ ............ 28
与缩略语................................................. ....................... 29
文档约定................................................ 29
计量单位............................................... ........ 29
文档历史记录页............................................... 30 ..
销售,解决方案和法律信息....................... 32
全球销售和设计支持....................... 32
产品................................................. ................... 32
的PSoC解决方案................................................ ......... 32
文件编号: 001-44274修订版* H
第32 3
CY7C1618KV18 , CY7C1620KV18
销刀豆网络gurations
对于CY7C1618KV18和CY7C1620KV18按照引脚配置:
[1]
图1. 165球FBGA ( 15 × 17 × 1.4毫米)引出线
CY7C1618KV18 (8M × 18)
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
DQ9
NC
NC
NC
DQ12
NC
V
REF
NC
NC
DQ15
NC
NC
NC
TCK
3
A
NC
NC
DQ10
DQ11
NC
DQ13
V
DDQ
NC
DQ14
NC
NC
DQ16
DQ17
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A0
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
A
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
DQ7
NC
NC
NC
NC
V
REF
DQ4
NC
NC
DQ1
NC
NC
TMS
11
CQ
DQ8
NC
NC
DQ6
DQ5
NC
ZQ
NC
DQ3
DQ2
NC
NC
DQ0
TDI
CY7C1620KV18 ( 4米× 36 )
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
DQ27
NC
DQ29
NC
DQ30
DQ31
V
REF
NC
NC
DQ33
NC
DQ35
NC
TCK
3
A
DQ18
DQ28
DQ19
DQ20
DQ21
DQ22
V
DDQ
DQ32
DQ23
DQ24
DQ34
DQ25
DQ26
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A0
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
DQ17
NC
DQ15
NC
NC
V
REF
DQ13
DQ12
NC
DQ11
NC
DQ9
TMS
11
CQ
DQ8
DQ7
DQ16
DQ6
DQ5
DQ14
ZQ
DQ4
DQ3
DQ2
DQ1
DQ10
DQ0
TDI
1. NC / 288M未连接到所述管芯,并且可以连接到任何电压电平。
文件编号: 001-44274修订版* H
第32 4
CY7C1618KV18 , CY7C1620KV18
引脚德网络nitions
引脚名称
DQ
[x:0]
I / O
引脚说明
输入输出 -
数据的输入输出信号:
输入采样的K和K时钟有效的写在上升沿
同步操作。这些管脚输出所请求的数据时,读操作被激活。有效数据是
带动了双方的C和C时钟的上升沿时读操作或K和K单时
时钟模式。读访问时取消,Q
[x:0]
自动三态。
CY7C1618KV18
DQ
[17:0]
CY7C1620KV18
DQ
[35:0]
输入 -
同步加载:
该输入为低电平时,总线周期序列定义。这个定义
同步包括地址和读写方向。所有交易在一阵2数据进行操作。
输入 -
字节写入选择( BWS )为0, 1,2,和3中
低电平有效:
采样的K和K时钟的上升沿
在写操作期间同步。用于选择哪个字节的当前部分写入设备
的写操作。不写入的字节保持不变。
CY7C1618KV18 BWS
0
控件D
[8:0]
和BWS
1
控件D
[17:9].
CY7C1620KV18
BWS
0
控件D
[8:0]
, BWS
1
控件D
[17:9]
, BWS
2
控件D
[26:18]
和BWS
3
控件D
[35:27]
.
所有的字节写选择采样的相同沿的数据。取消选择一个BWS忽略
相应的数据字节,并且不写入到器件中。
输入 -
地址输入:
这些地址输入复用于读取和写入操作。在内部,
同步设备组织成的8M × 18 (各为4米× 18 2数组) CY7C1618KV18 ,和4M × 36 ( 2
阵列的每个的2M × 36),用于CY7C1620KV18 。
CY7C1618KV18 - 一个
0
为输入到该数据串计数器。这些都是以线性方式增加
在内部。需要23个地址输入到访问整个存储器阵列。
CY7C1620KV18 - 一个
0
为输入到该数据串计数器。这些都是以线性方式增加
在内部。需要22个地址输入到访问整个存储器阵列。所有的地址输入是
忽略时,相应的端口被取消。
输入 -
同步读取或写入的输入:
当LD为低时,该输入指定的访问类型(读时
同步R / W为高电平时,写当R / W为低电平)加载的地址。 R / W必须满足建立和保持时间左右
K的边缘
输入时钟
正向输入时钟输出数据:
C被结合使用C至时钟输出从读数据
该设备。 C和C可以一起使用,以校正倾斜的各种装置的飞行时间在板上
回控制器。详情参见应用实例。
负输入时钟为输出数据:
C被结合使用C至时钟输出从读数据
该设备。 C和C可以一起使用,以校正倾斜的各种装置的飞行时间在板上
回控制器。详情参见应用实例。
正输入时钟输入:
的K上升沿用于捕获同步输入到装置
并推动了通过Q数据
[x:0]
在单时钟模式下。所有访问都在上升开始
K的边缘
负输入时钟输入:
K被用于捕获同步的数据被提供给该装置,并
开车出的数据通过Q
[x:0]
在单时钟模式下。
LD
BWS
0
,
BWS
1
,
BWS
2
,
BWS
3
A, A
0
读/写
C
C
输入时钟
K
输入时钟
K
CQ
输入时钟
输出时钟
CQ引用相对于C:
这是一个自由运行的时钟和同步于输入时钟
为DDR II的输出数据(C)。在单时钟模式下, CQ相对于K的定时生成
为回波时钟显示在AC时序表。
输出时钟
CQ引用相对于C:
这是一个自由运行的时钟和同步于输入时钟
为DDR II的输出数据(C)。在单时钟模式下, CQ相对于K的定时生成
为回波时钟显示在AC时序表。
输入
输出阻抗匹配输入:
此输入用于调整器件输出至系统数据
总线阻抗。 CQ ,CQ,和Q
[x:0]
输出阻抗为0.2 × RQ 。其中,RQ是一个电阻
ZQ与接地之间。可选地,该管脚可被直接连接到V
DDQ
,这
使最小阻抗模式。此引脚不能直接连接到GND或离开
悬空。
CQ
ZQ
文件编号: 001-44274修订版* H
第32 5
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    联系人:连
    地址:福田区华强北路1019号华强广场D座23楼

    CY7C1618KV18-333BZXC
    -
    -
    -
    -
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    电话:0755-82780082
    联系人:杨小姐
    地址:深圳市福田区振兴路156号上步工业区405栋3层

    CY7C1618KV18-333BZXC
    -
    -
    -
    -
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INFINEON
14253
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