CY7C1566V18 ， CY7C1577V18
CY7C1568V18 ， CY7C1570V18
72兆位的DDR -II + SRAM 2字突发
建筑学（ 2.5周期读延迟）
特点
■
■
■
■
■
■
功能说明
该CY7C1566V18 ， CY7C1577V18 ， CY7C1568V18和
CY7C1570V18是1.8V同步SRAM的流水线
配备了DDR -II +架构。在DDR -II +由一个
SRAM核心具有先进的同步外围电路。
读取和写入地址锁存备用崛起
输入（K）的时钟的边缘。写数据被登记在上升
K和K.读取数据的边缘被驱动的上升沿
K和K的每一个地址位置与两个8位相关
字（ CY7C1566V18 ），9位字（ CY7C1577V18 ） ， 18位
字（ CY7C1568V18 ） ，或36位字（ CY7C1570V18 ），该
相继爆出进入或离开设备。
异步输入包括一个输出阻抗匹配
输入（ ZQ ） 。同步数据输出（Q ，共享相同的
物理引脚作为输入的数据中的D）是紧密匹配的两个
输出回波时钟CQ / CQ ，省去了单独
从每个单独的DDR SRAM的捕获系统中的数据
设计。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
寄存器由K或K输入时钟控制。写的
带有片上同步自定时写电路进行。
72兆位密度（ 8M ×8 ， 8M ×9 ， 4M ×18 ， 2M ×36 ）
400 MHz时钟实现高带宽
2字突发降低地址总线频率
双倍数据速率（ DDR ）接口
（在800 MHz的数据传送），在400MHz下
可在2.5个时钟周期延迟
两个输入时钟（ K和K ）用于精确DDR定时
SRAM仅使用上升沿
在高速路时钟（ CQ和CQ ）简化了数据采集
系统
数据有效引脚（ QVLD ）来表示输出有效数据
同步内部自定时写入
核心V
DD
= 1.8V ± 0.1V ; IO V
DDQ
= 1.4V至V
DD [1]
HSTL输入和可变驱动HSTL输出缓冲器
可在165球FBGA封装（ 15× 17 ×1.4 MM）
提供两种无铅和无无铅封装
JTAG 1149.1兼容的测试访问端口
延迟锁定环（DLL ），用于精确的数据放置
■
■
■
■
■
■
■
■
■
CON连接gurations
2.5循环读周期延迟：
CY7C1566V18 - 8M ×8
CY7C1577V18 - 8M ×9
CY7C1568V18 - 4M ×18
CY7C1570V18 - 2M ×36
选购指南
描述
最大工作频率
最大工作电流
x8
x9
x18
x36
400兆赫
400
1400
1400
1400
1400
375兆赫
375
1300
1300
1300
1300
333兆赫
333
1200
1200
1200
1200
300兆赫
300
1100
1100
1100
1100
单位
兆赫
mA
记
1. QDR联盟规范V
DDQ
为1.5V + 0.1V 。赛普拉斯QDR器件超过QDR联盟规范，并能够支持V
DDQ
= 1.4V至V
DD
.
赛普拉斯半导体公司
文件编号： 001-06551修订版* E
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年3月11日
[+ ]反馈
CY7C1566V18 ， CY7C1577V18
CY7C1568V18 ， CY7C1570V18
逻辑框图（ CY7C1566V18 ）
A
(21:0)
22
写添加。解码
写
REG
地址
注册
写
REG
阅读添加。解码
4M ×8阵列
4M ×8阵列
LD
K
K
DOFF
8
产量
逻辑
控制
CLK
将军
读/写
读取数据寄存器。
16
V
REF
读/写
NWS
[1:0]
控制
逻辑
8
8
注册。
注册。
注册。
8
8
8
CQ
CQ
DQ
[7:0]
QVLD
逻辑框图（ CY7C1577V18 ）
A
(21:0)
22
写添加。解码
写
REG
地址
注册
写
REG
阅读添加。解码
4M ×9阵列
4M ×9阵列
LD
K
K
DOFF
9
产量
逻辑
控制
CLK
将军
读/写
读取数据寄存器。
18
V
REF
读/写
BWS
[0]
控制
逻辑
9
9
注册。
注册。
注册。
9
9
9
CQ
CQ
DQ
[8:0]
QVLD
文件编号： 001-06551修订版* E
第28 2
[+ ]反馈
CY7C1566V18 ， CY7C1577V18
CY7C1568V18 ， CY7C1570V18
逻辑框图（ CY7C1568V18 ）
A
(20:0)
21
写添加。解码
写
REG
地址
注册
写
REG
阅读添加。解码
2M ×18阵列
2M ×18阵列
LD
K
K
DOFF
18
产量
逻辑
控制
CLK
将军
读/写
读取数据寄存器。
36
V
REF
读/写
BWS
[1:0]
控制
逻辑
18
18
注册。
注册。
注册。
18
18
18
CQ
CQ
DQ
[17:0]
QVLD
逻辑框图（ CY7C1570V18 ）
A
(19:0)
20
写添加。解码
写
REG
地址
注册
写
REG
阅读添加。解码
1M ×36阵列
1M ×36阵列
LD
K
K
DOFF
36
产量
逻辑
控制
CLK
将军
读/写
读取数据寄存器。
72
V
REF
读/写
BWS
[3:0]
控制
逻辑
36
36
注册。
注册。
注册。
36
36
36
CQ
CQ
DQ
[35:0]
QVLD
文件编号： 001-06551修订版* E
第28 3
[+ ]反馈
CY7C1566V18 ， CY7C1577V18
CY7C1568V18 ， CY7C1570V18
引脚配置
对于CY7C1566V18的引脚配置， CY7C1577V18 ， CY7C1568V18和CY7C1570V18随之而来。
[2]
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1566V18 （ 8M ×8 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
NC
NC
NC
NC
NC
NC
V
REF
NC
NC
DQ6
NC
NC
NC
TCK
3
A
NC
NC
NC
DQ4
NC
DQ5
V
DDQ
NC
NC
NC
NC
NC
DQ7
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
NC
7
NC/144M
NWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
NC
NC
NC
V
REF
DQ1
NC
NC
NC
NC
NC
TMS
11
CQ
DQ3
NC
NC
DQ2
NC
NC
ZQ
NC
NC
DQ0
NC
NC
NC
TDI
CY7C1577V18 （ 8M ×9 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
NC
NC
NC
NC
NC
NC
V
REF
NC
NC
DQ6
NC
NC
NC
TCK
3
A
NC
NC
NC
DQ4
NC
DQ5
V
DDQ
NC
NC
NC
NC
NC
DQ7
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NC
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
NC
7
NC/144M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
NC
NC
NC
V
REF
DQ1
NC
NC
NC
NC
NC
TMS
11
CQ
DQ3
NC
NC
DQ2
NC
NC
ZQ
NC
NC
DQ0
NC
NC
DQ8
TDI
记
2. NC / 144M和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。
文件编号： 001-06551修订版* E
第28 4
[+ ]反馈
CY7C1566V18 ， CY7C1577V18
CY7C1568V18 ， CY7C1570V18
引脚配置
（续）
对于CY7C1566V18的引脚配置， CY7C1577V18 ， CY7C1568V18和CY7C1570V18随之而来。
[2]
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1568V18 （ 4M ×18 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
DQ9
NC
NC
NC
DQ12
NC
V
REF
NC
NC
DQ15
NC
NC
NC
TCK
3
A
NC
NC
DQ10
DQ11
NC
DQ13
V
DDQ
NC
DQ14
NC
NC
DQ16
DQ17
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
NC
7
NC/144M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
DQ7
NC
NC
NC
NC
V
REF
DQ4
NC
NC
DQ1
NC
NC
TMS
11
CQ
DQ8
NC
NC
DQ6
DQ5
NC
ZQ
NC
DQ3
DQ2
NC
NC
DQ0
TDI
CY7C1570V18 （ 2M ×36 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/144M
DQ27
NC
DQ29
NC
DQ30
DQ31
V
REF
NC
NC
DQ33
NC
DQ35
NC
TCK
3
A
DQ18
DQ28
DQ19
DQ20
DQ21
DQ22
V
DDQ
DQ32
DQ23
DQ24
DQ34
DQ25
DQ26
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
NC
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
DQ17
NC
DQ15
NC
NC
V
REF
DQ13
DQ12
NC
DQ11
NC
DQ9
TMS
11
CQ
DQ8
DQ7
DQ16
DQ6
DQ5
DQ14
ZQ
DQ4
DQ3
DQ2
DQ1
DQ10
DQ0
TDI
文件编号： 001-06551修订版* E
第28 5
[+ ]反馈
CY7C1566V18
CY7C1577V18
CY7C1568V18
CY7C1570V18
72兆位的DDR -II + SRAM 2字突发
建筑学（ 2.5周期读延迟）
特点
■
■
■
■
■
■
功能说明
该CY7C1566V18 ， CY7C1577V18 ， CY7C1568V18和
CY7C1570V18是1.8V同步SRAM流水线
配备了DDR -II +架构。在DDR -II +由一个
SRAM核心具有先进的同步外围电路。
读取和写入地址锁存备用崛起
输入（K）的时钟的边缘。写数据被登记在上升
K和K.读取数据的边缘被驱动的上升沿
K和K的每一个地址位置与两个相关联的
8位字（ CY7C1566V18 ），9位字（ CY7C1577V18 ）
18位字（ CY7C1568V18 ） ，或36位字（ CY7C1570V18 ）
该脉冲串依次移入或移出器件。
异步输入包括输出阻抗匹配输入
（ ZQ ） 。同步数据输出（Q ，有相同
物理引脚与所述数据输入中的D）是紧密匹配于
两个输出回波时钟CQ / CQ ，省去了捕获
数据分别从系统中的单个的DDR SRAM的
设计。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
寄存器由K或K输入时钟控制。写的
带有片上同步自定时写电路进行。
72兆位密度（ 8M ×8 ， 8M ×9 ， 4M ×18 ， 2M ×36 ）
300兆赫到400兆赫的时钟为高带宽
2字突发降低地址总线频率
双倍数据速率（ DDR ）接口
（在800 MHz的数据传送），在400MHz下
2.5个时钟周期读取延迟
两个输入时钟（ K和K ）用于精确DDR定时
SRAM仅使用上升沿
在高速路时钟（ CQ和CQ ）简化了数据采集
系统
数据有效引脚（ QVLD ）来表示输出有效数据
同步内部自定时写入
核心V
DD
= 1.8V ± 0.1V ; IO V
DDQ
= 1.4V至V
DD[1]
HSTL输入和可变驱动HSTL输出缓冲器
可在165球FBGA封装（ 15× 17 ×1.4 MM）
提供两种无铅和无无铅封装
JTAG 1149.1兼容的测试访问端口
延迟锁定环（DLL ），用于精确的数据放置
■
■
■
■
■
■
■
■
■
CON连接gurations
2.5循环读周期延迟：
CY7C1566V18 - 8M ×8
CY7C1577V18 - 8M ×9
CY7C1568V18 - 4M ×18
CY7C1570V18 - 2M ×36
选购指南
400兆赫
最大工作频率
最大工作电流
x8
x9
x18
x36
400
1400
1400
1400
1400
375兆赫
375
1300
1300
1300
1300
333兆赫
333
1200
1200
1200
1200
300兆赫
300
1100
1100
1100
1100
单位
兆赫
mA
记
1. QDR联盟规范V
DDQ
为1.5V + 0.1V 。赛普拉斯QDR器件超过QDR联盟规范，并能够支持V
DDQ
= 1.4V至V
DD
.
赛普拉斯半导体公司
文件编号： 001-06551修订版* D
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年8月7日
CY7C1566V18
CY7C1577V18
CY7C1568V18
CY7C1570V18
引脚配置
该引脚配置为CY7C1566V18 ， CY7C1577V18 ， CY7C1568V18和CY7C1570V18如下。
[2]
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1566V18 （ 8M ×8 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
NC
NC
NC
NC
NC
NC
V
REF
NC
NC
DQ6
NC
NC
NC
TCK
3
A
NC
NC
NC
DQ4
NC
DQ5
V
DDQ
NC
NC
NC
NC
NC
DQ7
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
NWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
NC
NC
NC
V
REF
DQ1
NC
NC
NC
NC
NC
TMS
11
CQ
DQ3
NC
NC
DQ2
NC
NC
ZQ
NC
NC
DQ0
NC
NC
NC
TDI
CY7C1577V18 （ 8M ×9 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
NC
NC
NC
NC
NC
NC
V
REF
NC
NC
DQ6
NC
NC
NC
TCK
3
A
NC
NC
NC
DQ4
NC
DQ5
V
DDQ
NC
NC
NC
NC
NC
DQ7
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NC
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
NC
7
NC/144M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
NC
NC
NC
V
REF
DQ1
NC
NC
NC
NC
NC
TMS
11
CQ
DQ3
NC
NC
DQ2
NC
NC
ZQ
NC
NC
DQ0
NC
NC
DQ8
TDI
记
2. NC / 144M和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。
文件编号： 001-06551修订版* D
第27 4
CY7C1566V18
CY7C1577V18
CY7C1568V18
CY7C1570V18
引脚配置
该引脚配置为CY7C1566V18 ， CY7C1577V18 ， CY7C1568V18和CY7C1570V18如下。
[2]
（续）
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1568V18 （ 4M ×18 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
DQ9
NC
NC
NC
DQ12
NC
V
REF
NC
NC
DQ15
NC
NC
NC
TCK
3
A
NC
NC
DQ10
DQ11
NC
DQ13
V
DDQ
NC
DQ14
NC
NC
DQ16
DQ17
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
NC
7
NC/144M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
DQ7
NC
NC
NC
NC
V
REF
DQ4
NC
NC
DQ1
NC
NC
TMS
11
CQ
DQ8
NC
NC
DQ6
DQ5
NC
ZQ
NC
DQ3
DQ2
NC
NC
DQ0
TDI
CY7C1570V18 （ 2M ×36 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/144M
DQ27
NC
DQ29
NC
DQ30
DQ31
V
REF
NC
NC
DQ33
NC
DQ35
NC
TCK
3
A
DQ18
DQ28
DQ19
DQ20
DQ21
DQ22
V
DDQ
DQ32
DQ23
DQ24
DQ34
DQ25
DQ26
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
NC
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
DQ17
NC
DQ15
NC
NC
V
REF
DQ13
DQ12
NC
DQ11
NC
DQ9
TMS
11
CQ
DQ8
DQ7
DQ16
DQ6
DQ5
DQ14
ZQ
DQ4
DQ3
DQ2
DQ1
DQ10
DQ0
TDI
文件编号： 001-06551修订版* D
第27 5
QQ：2880707522 复制
