【初步CY7C1566KV18 ， CY7C1577KV18CY7C1568KV18 ， CY7C15】,IC型号CY7C1568KV18-550BZXI,CY7C1568KV18-550BZXI PDF资料,CY7C1568KV18-550BZXI经销商,ic,电子元器件-51电子网

初步

CY7C1566KV18 ， CY7C1577KV18

CY7C1568KV18 ， CY7C1570KV18

72兆位的DDR -II + SRAM 2字突发

建筑学（ 2.5周期读延迟）

特点

■

CON连接gurations

2.5循环读周期延迟：

CY7C1566KV18 - 8M ×8

CY7C1577KV18 - 8M ×9

CY7C1568KV18 - 4M ×18

CY7C1570KV18 - 2M ×36

72兆位密度（ 8M ×8 ， 8M ×9 ， 4M ×18 ， 2M ×36 ）

550 MHz时钟实现高带宽

2字突发降低地址总线频率

双倍数据速率（ DDR ）接口

（在1100 MHz的数据传输），在550 MHz的

可在2.5个时钟周期延迟

两个输入时钟（ K和K ）用于精确DDR定时

SRAM仅使用上升沿

在高速路时钟（ CQ和CQ ）简化了数据采集

系统

数据有效引脚（ QVLD ）来表示输出有效数据

同步内部自定时写入

DDR -II +工作在2.5周期读延迟时， DOFF是

置为高电平

操作类似于DDR -I设备与1周期读延迟

当DOFF为低电平

核心V

DD

= 1.8V ± 0.1V ; IO V

DDQ

= 1.4V至V

DD[1]

同时支持1.5V和1.8V IO电源

HSTL输入和可变驱动HSTL输出缓冲器

可在165球FBGA封装（ 13 ×15 ×1.4 MM）

提供两种无铅和无无铅封装

JTAG 1149.1兼容的测试访问端口

锁相环（ PLL ），用于精确的数据放置

功能说明

在CY7C1566KV18 ， CY7C1577KV18 ， CY7C1568KV18和

CY7C1570KV18是1.8V同步SRAM的流水线

配备了DDR -II +架构。在DDR -II +由一个

SRAM核心具有先进的同步外围电路。

读取和写入地址锁存备用崛起

输入（K）的时钟的边缘。写数据被登记在上升

K和K.读取数据的边缘被驱动的上升沿

K和K的每一个地址位置与两个8位相关

字（ CY7C1566KV18 ），9位字（ CY7C1577KV18 ）， 18位

字（ CY7C1568KV18 ），或36位字（ CY7C1570KV18 ），该

相继爆出进入或离开设备。

异步输入包括一个输出阻抗匹配

输入（ ZQ ）。同步数据输出（Q ，共享相同的

物理引脚作为输入的数据D）被紧密地匹配于两个

输出回波时钟CQ / CQ ，省去了单独

从每个单独的DDR SRAM的捕获系统中的数据

设计。

所有同步输入都会通过由控制输入寄存器

K或K输入时钟。所有数据输出通过输出

寄存器由K或K输入时钟控制。写的

带有片上同步自定时写电路进行。

■

表1.选择指南

描述

最大工作频率

最大工作电流

x8

x9

x18

x36

550兆赫

550

740

760

970

500兆赫

500

690

700

890

450兆赫

450

630

650

820

400兆赫

400

580

590

750

单位

兆赫

mA

记

1.赛普拉斯QDR -II +器件超过QDR联盟规范，可支持V

DDQ

= 1.4V至V

DD

.

赛普拉斯半导体公司

文件编号： 001-15880修订版* D

198冠军苑

圣荷西

,

CA 95134-1709

408-943-2600

修订后的2009年4月24日

[+ ]反馈

初步

CY7C1566KV18 ， CY7C1577KV18

CY7C1568KV18 ， CY7C1570KV18

逻辑框图（ CY7C1566KV18 ）

A

(21:0)

LD

K

DOFF

22

写添加。解码

阅读添加。解码

地址

注册

写

REG

4M ×8阵列

写

REG

8

4M ×8阵列

CLK

将军

产量

逻辑

控制

读/写

读取数据寄存器。

16

控制

逻辑

CQ

8

DQ

[7:0]

QVLD

V

REF

读/写

NWS

[1:0]

8

注册。

注册。 8

逻辑框图（ CY7C1577KV18 ）

A

(21:0)

LD

K

DOFF

22

写添加。解码

阅读添加。解码

地址

注册

写

REG

4M ×9阵列

写

REG

9

4M ×9阵列

CLK

将军

产量

逻辑

控制

读/写

读取数据寄存器。

18

控制

逻辑

CQ

9

DQ

[8:0]

QVLD

V

REF

读/写

BWS

[0]

9

注册。

注册。 9

文件编号： 001-15880修订版* D

第28 2

[+ ]反馈

初步

CY7C1566KV18 ， CY7C1577KV18

CY7C1568KV18 ， CY7C1570KV18

逻辑框图（ CY7C1568KV18 ）

A

(20:0)

LD

K

DOFF

21

写添加。解码

阅读添加。解码

地址

注册

写

REG

2M ×18阵列

写

REG

18

2M ×18阵列

CLK

将军

产量

逻辑

控制

读/写

读取数据寄存器。

36

控制

逻辑

CQ

18

V

REF

读/写

BWS

[1:0]

18

注册。

注册。 18

18

DQ

[17:0]

QVLD

逻辑框图（ CY7C1570KV18 ）

A

(19:0)

LD

K

DOFF

20

写添加。解码

阅读添加。解码

地址

注册

写

REG

1M ×36阵列

写

REG

36

1M ×36阵列

CLK

将军

产量

逻辑

控制

读/写

读取数据寄存器。

72

控制

逻辑

CQ

36

V

REF

读/写

BWS

[3:0]

36

注册。

注册。 36

36

DQ

[35:0]

QVLD

文件编号： 001-15880修订版* D

第28 3

[+ ]反馈

初步

CY7C1566KV18 ， CY7C1577KV18

CY7C1568KV18 ， CY7C1570KV18

引脚配置

引脚配置为CY7C1566KV18 ， CY7C1577KV18 ， CY7C1568KV18和CY7C1570KV18随之而来。

[2]

165球FBGA （ 13 ×15 ×1.4 MM）引脚

CY7C1566KV18 （ 8M ×8 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

A

NC

V

REF

NC

DQ6

NC

TCK

3

A

NC

DQ4

NC

DQ5

V

DDQ

NC

DQ7

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

NWS

1

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

QVLD

NC

7

NC/144M

NWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

V

REF

DQ1

NC

TMS

11

CQ

DQ3

NC

DQ2

NC

ZQ

NC

DQ0

NC

TDI

CY7C1577KV18 （ 8M ×9 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

A

NC

V

REF

NC

DQ6

NC

TCK

3

A

NC

DQ4

NC

DQ5

V

DDQ

NC

DQ7

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

NC

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

QVLD

NC

7

NC/144M

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

V

REF

DQ1

NC

TMS

11

CQ

DQ3

NC

DQ2

NC

ZQ

NC

DQ0

NC

DQ8

TDI

记

2. NC / 144M和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。

文件编号： 001-15880修订版* D

第28 4

[+ ]反馈

初步

CY7C1566KV18 ， CY7C1577KV18

CY7C1568KV18 ， CY7C1570KV18

引脚配置

（续）

引脚配置为CY7C1566KV18 ， CY7C1577KV18 ， CY7C1568KV18和CY7C1570KV18随之而来。

[2]

165球FBGA （ 13 ×15 ×1.4 MM）引脚

CY7C1568KV18 （ 4M ×18 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

A

DQ9

NC

DQ12

NC

V

REF

NC

DQ15

NC

TCK

3

A

NC

DQ10

DQ11

NC

DQ13

V

DDQ

NC

DQ14

NC

DQ16

DQ17

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

BWS

1

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

NC

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

QVLD

NC

7

NC/144M

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

DQ7

NC

V

REF

DQ4

NC

DQ1

NC

TMS

11

CQ

DQ8

NC

DQ6

DQ5

NC

ZQ

NC

DQ3

DQ2

NC

DQ0

TDI

CY7C1570KV18 （ 2M ×36 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

NC/144M

DQ27

NC

DQ29

NC

DQ30

DQ31

V

REF

NC

DQ33

NC

DQ35

NC

TCK

3

A

DQ18

DQ28

DQ19

DQ20

DQ21

DQ22

V

DDQ

DQ32

DQ23

DQ24

DQ34

DQ25

DQ26

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

BWS

2

BWS

3

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

NC

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

QVLD

NC

7

BWS

1

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

DQ17

NC

DQ15

NC

V

REF

DQ13

DQ12

NC

DQ11

NC

DQ9

TMS

11

CQ

DQ8

DQ7

DQ16

DQ6

DQ5

DQ14

ZQ

DQ4

DQ3

DQ2

DQ1

DQ10

DQ0

TDI

文件编号： 001-15880修订版* D

第28 5

[+ ]反馈

CY7C1566KV18 ， CY7C1577KV18

CY7C1568KV18 ， CY7C1570KV18

72兆位的DDR II + SRAM 2字突发

建筑学（ 2.5周期读延迟）

72兆位的DDR II + SRAM 2字突发架构（ 2.5周期读延迟）

特点

■

CON连接gurations

2.5循环读周期延迟：

CY7C1566KV18 - 8米×8

CY7C1577KV18 - 的8M × 9

CY7C1568KV18 - 4米× 18

CY7C1570KV18 - 2米× 36

72兆位密度（8M ×8， 8为M× 9 ，4M ×18 ，2M × 36）的

550 MHz时钟实现高带宽

2字突发降低地址总线频率

在传输双倍数据速率（ DDR ）接口（数据

1100兆赫），在550 MHz的

可在2.5个时钟周期延迟

两个输入时钟（ K和K ）用于精确DDR定时

SRAM仅使用上升沿

在高速路时钟（ CQ和CQ ）简化了数据采集

系统

数据有效引脚（ QVLD ）来表示输出有效数据

同步内部自定时写入

DDR II +工作在2.5周期读延迟时， DOFF是

置为高电平

操作类似于DDR I的设备与1周期读延迟时

DOFF为低电平

核心V

DD

= 1.8 V ±0.1 V ; I / O V

DDQ

= 1.4 V到V

DD[1]

同时支持1.5 V和1.8 V的I / O供电

HSTL输入和可变驱动HSTL输出缓冲器

可在165球FBGA封装（ 13 × 15 × 1.4毫米）

提供两种无铅和无无铅封装

JTAG 1149.1兼容的测试访问端口

锁相环（ PLL ），用于精确的数据放置

功能说明

在CY7C1566KV18 ， CY7C1577KV18 ， CY7C1568KV18和

CY7C1570KV18是1.8 V同步SRAM的流水线

配备DDR II +架构。在DDR II +由一个

SRAM核心具有先进的同步外围电路。

读取和写入地址锁存备用崛起

输入（K）的时钟的边缘。写数据被登记在上升

K和K.读取数据的边缘被驱动的上升沿

K和K的每一个地址位置与两个8位相关

字（ CY7C1566KV18 ），9位字（ CY7C1577KV18 ）， 18位

字（ CY7C1568KV18 ），或36位字（ CY7C1570KV18 ），该

相继爆出进入或离开设备。

异步输入包括一个输出阻抗匹配

输入（ ZQ ）。同步数据输出（Q ，共享相同的

物理引脚作为输入的数据D）被紧密地匹配于两个

输出回波时钟CQ / CQ ，省去了单独

从每个单独的DDR SRAM的捕获系统中的数据

设计。

所有同步输入都会通过由控制输入寄存器

K或K输入时钟。所有数据输出通过输出

寄存器由K或K输入时钟控制。写的

带有片上同步自定时写电路进行。

■

记

1.赛普拉斯QDR -II +器件超过QDR联盟规范，可支持V

DDQ

= 1.4 V到V

DD

.

赛普拉斯半导体公司

文件编号： 001-15880修订版* K

198冠军苑

圣荷西

,

CA 95134-1709

408-943-2600

修订后的2011年1月25日

[+ ]反馈

CY7C1566KV18 ， CY7C1577KV18

CY7C1568KV18 ， CY7C1570KV18

逻辑框图（ CY7C1566KV18 ）

A

(21:0)

LD

K

DOFF

22

写添加。解码

阅读添加。解码

地址

注册

写

REG

4M ×8阵列

写

REG

8

4M ×8阵列

CLK

将军

产量

逻辑

控制

读/写

读取数据寄存器。

16

控制

逻辑

CQ

8

DQ

[7:0]

QVLD

V

REF

读/写

NWS

[1:0]

8

注册。

注册。 8

逻辑框图（ CY7C1577KV18 ）

A

(21:0)

LD

K

DOFF

22

写添加。解码

阅读添加。解码

地址

注册

写

REG

4M ×9阵列

写

REG

9

4M ×9阵列

CLK

将军

产量

逻辑

控制

读/写

读取数据寄存器。

18

控制

逻辑

CQ

9

DQ

[8:0]

QVLD

V

REF

读/写

BWS

[0]

9

注册。

注册。 9

文件编号： 001-15880修订版* K

第31 2

[+ ]反馈

CY7C1566KV18 ， CY7C1577KV18

CY7C1568KV18 ， CY7C1570KV18

逻辑框图（ CY7C1568KV18 ）

A

(20:0)

LD

K

DOFF

21

写添加。解码

阅读添加。解码

地址

注册

写

REG

2M ×18阵列

写

REG

18

2M ×18阵列

CLK

将军

产量

逻辑

控制

读/写

读取数据寄存器。

36

控制

逻辑

CQ

18

V

REF

读/写

BWS

[1:0]

18

注册。

注册。 18

18

DQ

[17:0]

QVLD

逻辑框图（ CY7C1570KV18 ）

A

(19:0)

LD

K

DOFF

20

写添加。解码

阅读添加。解码

地址

注册

写

REG

1M ×36阵列

写

REG

36

1M ×36阵列

CLK

将军

产量

逻辑

控制

读/写

读取数据寄存器。

72

控制

逻辑

CQ

36

V

REF

读/写

BWS

[3:0]

36

注册。

注册。 36

36

DQ

[35:0]

QVLD

文件编号： 001-15880修订版* K

第31 3

[+ ]反馈

CY7C1566KV18 ， CY7C1577KV18

CY7C1568KV18 ， CY7C1570KV18

选型指南................................................ ................ 5

引脚配置................................................ ............. 6

165球FBGA （ 13 × 15 × 1.4毫米）引脚.................. 6

引脚定义................................................ .................. 8

功能概述................................................ ...... 10

读操作................................................ ....... 10

写操作................................................ ....... 10

写字节操作............................................... 10

DDR操作................................................ .......... 10

深度扩展................................................ ....... 10

可编程阻抗........................................ 10

随路时钟................................................ .............. 10

有效的数据指标（ QVLD ） ...................................... 11

PLL ................................................. ........................... 11

应用实例................................................ ...... 11

真值表................................................ ...................... 12

写周期说明............................................... 12

写周期说明............................................... 13

IEEE 1149.1串行边界扫描（ JTAG ） .................. 14

禁用JTAG特性...................................... 14

测试访问端口测试时钟................................... 14

测试模式选择（ TMS ） ........................................... 14

测试数据输入（ TDI ） ........................................... .......... 14

测试数据输出（ TDO ） ........................................... ...... 14

执行TAP复位........................................... 14

TAP寄存器................................................ ........... 14

TAP指令集............................................... .... 14

TAP控制器状态图....................................... 16

TAP控制器框图...................................... 17

TAP电气特性...................................... 17

TAP交流开关特性............................... 18

TAP时序和测试条件.................................. 18

识别寄存器定义................................ 19

扫描寄存器大小............................................... ........ 19

指令代码................................................ ........... 19

边界扫描顺序............................................... ..... 20

上电顺序DDR II + SRAM ......................... 21

开机顺序............................................... .. 21

PLL限制................................................ ......... 21

最大额定值................................................ ........... 22

经营范围................................................ ............. 22

中子软错误免疫性......................................... 22

电气特性............................................... 22

直流电气特性..................................... 22

AC电气特性..................................... 23

电容................................................. ................... 24

热阻................................................ ........ 24

开关特性.............................................. 25

开关波形................................................ .... 26

读/写/取消序列................................ 26

订购代码定义......................................... 27

订购信息................................................ ...... 27

包图................................................ ............ 28

与缩略语................................................. ....................... 29

文档约定................................................ 29

计量单位............................................... ........ 29

文档历史记录页............................................... 30 ..

销售，解决方案和法律信息...................... 31

全球销售和设计支持....................... 31

产品................................................. ................... 31

的PSoC解决方案................................................ ......... 31

文件编号： 001-15880修订版* K

第31 4

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CY7C1566KV18 ， CY7C1577KV18

CY7C1568KV18 ， CY7C1570KV18

选购指南

描述

最大工作频率

最大工作电流

×8

×9

×18

×36

550兆赫

550

740

760

970

500兆赫

500

690

700

890

450兆赫

450

630

650

820

400兆赫

400

580

590

750

单位

兆赫

mA

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