CY7C1561V18 ， CY7C1576V18
CY7C1563V18 ， CY7C1565V18
72 - Mbit的QDR -II + SRAM 4字突发
建筑学（ 2.5周期读延迟）
特点
■
CON连接gurations
2.5循环读周期延迟：
CY7C1561V18 - 8M ×8
CY7C1576V18 - 8M ×9
CY7C1563V18 - 4M ×18
CY7C1565V18 - 2M ×36
分开独立的读取和写入数据端口
支持并发事务
400 MHz时钟实现高带宽
4字突发降低地址总线频率
双倍数据速率（ DDR ）的读取和写入端口接口
（在800 MHz的数据传送），在400MHz下
可在2.5个时钟周期延迟
两个输入时钟（ K和K ）用于精确DDR定时
SRAM仅使用上升沿
在高速路时钟（ CQ和CQ ）简化了数据采集
系统
数据有效引脚（ QVLD ）来表示输出有效数据
单复用地址输入总线锁存地址输入
为读写端口
单独的端口选择深度扩张
同步内部自定时写入
可在X8 ， X9 ， X18 ， X36和配置
完整的数据一致性，提供最新的数据
核心V
DD
= 1.8V ± 0.1V ; IO V
DDQ
= 1.4V至V
DD [1]
HSTL输入和可变驱动HSTL输出缓冲器
可在165球FBGA封装（ 15× 17 ×1.4 MM）
提供两种无铅和无无铅封装
JTAG 1149.1兼容的测试访问端口
延迟锁定环（DLL ），用于精确的数据放置
■
■
■
■
■
功能说明
该CY7C1561V18 ， CY7C1576V18 ， CY7C1563V18和
CY7C1565V18是1.8V同步SRAM的流水线，
配备QDR-II +架构。类似于QDR-II架构设计师用手工
tecture ， QDR-II + SRAM的由两个单独的端口：读
端口和写端口以访问存储器阵列。读端口
有专用的数据输出来支持读操作，
写端口有专用的数据输入来支持写操作。
QDR-II +架构具有分离的数据输入和数据输出
要完全消除需要“掉头”的数据总线
存在与普通的IO设备。每个端口被访问
通过一个公共地址总线。用于读写地址
地址锁存输入的备选上升沿（ K）
时钟。接入到QDR-II +读写端口是
完全相互独立的。为了最大限度地提高数据
吞吐量，读写端口都配备了DDR
接口。每个地址位置与4个8位相关
字（ CY7C1561V18 ），9位字（ CY7C1576V18 ） ， 18位
字（ CY7C1563V18 ） ，或36位字（ CY7C1565V18 ），该
相继爆出进入或离开设备。由于数据传输
ferred进入和离开设备的两个输入端的每个上升沿
时钟（K和K） ，存储器带宽最大化而simpli-
fying系统设计，消除公交“开通变通” 。
深度扩展完成与港口选择，这
使每个端口独立运作。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
寄存器由K或K输入时钟控制。写的
带有片上同步自定时写电路进行。
■
■
■
■
■
■
■
■
■
■
■
■
■
选购指南
描述
最大工作频率
最大工作电流
x8
x9
x18
x36
400兆赫
400
1400
1400
1400
1400
375兆赫
375
1300
1300
1300
1300
333兆赫
333
1200
1200
1200
1200
300兆赫
300
1100
1100
1100
1100
单位
兆赫
mA
记
1. QDR联盟规范V
DDQ
为1.5V + 0.1V 。赛普拉斯QDR器件超过QDR联盟规范，并能够支持
V
DDQ
= 1.4V至V
DD
.
赛普拉斯半导体公司
文件编号： 001-05384修订版* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年3月6日
[+ ]反馈
CY7C1561V18 ， CY7C1576V18
CY7C1563V18 ， CY7C1565V18
逻辑框图（ CY7C1561V18 ）
D
[7:0]
8
写
REG
写
REG
写
REG
写
REG
阅读添加。解码
写添加。解码
A
(20:0)
21
地址
注册
地址
注册
21
A
(20:0)
2M ×8阵列
2M ×8阵列
2M ×8阵列
2M ×8阵列
K
K
CLK
将军
RPS
控制
逻辑
DOFF
读取数据寄存器。
CQ
32
V
REF
WPS
NWS
[1:0]
控制
逻辑
16
16
注册。
注册。
注册。 8
8
8
8
CQ
8
Q
[7:0]
QVLD
逻辑框图（ CY7C1576V18 ）
D
[8:0]
9
写
REG
写
REG
写
REG
写
REG
阅读添加。解码
写添加。解码
A
(20:0)
21
地址
注册
地址
注册
21
A
(20:0)
2M ×9阵列
2M ×9阵列
2M ×9阵列
2M ×9阵列
K
K
CLK
将军
RPS
控制
逻辑
DOFF
读取数据寄存器。
CQ
36
V
REF
WPS
BWS
[0]
控制
逻辑
18
18
注册。
注册。
注册。 9
9
9
9
CQ
9
Q
[8:0]
QVLD
文件编号： 001-05384修订版* F
第28 2
[+ ]反馈
CY7C1561V18 ， CY7C1576V18
CY7C1563V18 ， CY7C1565V18
逻辑框图（ CY7C1563V18 ）
D
[17:0]
18
写
REG
写
REG
写
REG
写
REG
阅读添加。解码
写添加。解码
A
(19:0)
20
地址
注册
地址
注册
20
A
(19:0)
1M ×18阵列
1M ×18阵列
1M ×18阵列
1M ×18阵列
K
K
CLK
将军
RPS
控制
逻辑
DOFF
读取数据寄存器。
CQ
72
V
REF
WPS
BWS
[1:0]
控制
逻辑
36
36
注册。
注册。
注册。 18
18
18
18
CQ
18
Q
[17:0]
QVLD
逻辑框图（ CY7C1565V18 ）
D
[35:0]
36
写
REG
写
REG
写
REG
写
REG
阅读添加。解码
写添加。解码
A
(18:0)
19
地址
注册
地址
注册
19
A
(18:0)
512K ×36阵列
512K ×36阵列
512K ×36阵列
512K ×36阵列
K
K
CLK
将军
RPS
控制
逻辑
DOFF
读取数据寄存器。
CQ
144
V
REF
WPS
BWS
[3:0]
控制
逻辑
72
72
注册。
注册。
注册。 36
36
36
36
CQ
36
Q
[35:0]
QVLD
文件编号： 001-05384修订版* F
第28 3
[+ ]反馈
CY7C1561V18 ， CY7C1576V18
CY7C1563V18 ， CY7C1565V18
引脚配置
对于CY7C1561V18的引脚配置， CY7C1576V18 ， CY7C1563V18和CY7C1565V18随之而来。
[2]
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1561V18 （ 8M ×8 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
A
NC
NC
NC
Q4
NC
Q5
V
DDQ
NC
NC
D6
NC
NC
Q7
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
NC
7
NC/144M
NWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
D2
NC
NC
V
REF
Q1
NC
NC
NC
NC
NC
TMS
11
CQ
Q3
D3
NC
Q2
NC
NC
ZQ
D1
NC
Q0
D0
NC
NC
TDI
CY7C1576V18 （ 8M ×9 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
NC
NC
D5
NC
NC
D6
V
REF
NC
NC
Q7
NC
D8
NC
TCK
3
A
NC
NC
NC
Q5
NC
Q6
V
DDQ
NC
NC
D7
NC
NC
Q8
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NC
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
NC
7
NC/144M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
D3
NC
NC
V
REF
Q2
NC
NC
NC
NC
D0
TMS
11
CQ
Q4
D4
NC
Q3
NC
NC
ZQ
D2
NC
Q1
D1
NC
Q0
TDI
记
2. NC / 144M和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。
文件编号： 001-05384修订版* F
第28 4
[+ ]反馈
CY7C1561V18 ， CY7C1576V18
CY7C1563V18 ， CY7C1565V18
引脚配置
（续）
对于CY7C1561V18的引脚配置， CY7C1576V18 ， CY7C1563V18和CY7C1565V18随之而来。
[2]
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1563V18 （ 4M ×18 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/144M
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
A
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
NC
7
NC/288M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
CY7C1565V18 （ 2M ×36 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
NC/288M
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
A
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
NC
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
D17
D16
Q16
Q15
D14
Q13
V
DDQ
D12
Q12
D11
D10
Q10
Q9
A
10
NC/144M
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
文件编号： 001-05384修订版* F
第28 5
[+ ]反馈
CY7C1561V18
CY7C1576V18
CY7C1563V18
CY7C1565V18
72 - Mbit的QDR -II + SRAM 4字突发
建筑学（ 2.5周期读延迟）
特点
■
CON连接gurations
2.5循环读周期延迟：
CY7C1561V18 - 8M ×8
CY7C1576V18 - 8M ×9
CY7C1563V18 - 4M ×18
CY7C1565V18 - 2M ×36
分开独立的读取和写入数据端口
支持并发事务
300兆赫到400兆赫的时钟为高带宽
4字突发降低地址总线频率
双倍数据速率（ DDR ）的读取和写入接口
在400MHz端口（传输速率为800MHz的数据）的
2.5个时钟周期读取延迟
两个输入时钟（ K和K ）用于精确DDR定时
SRAM仅使用上升沿
在高速路时钟（ CQ和CQ ）简化了数据采集
系统
数据有效引脚（ QVLD ）来表示输出有效数据
单复用地址输入总线锁存地址输入
为读写端口
单独的端口选择深度扩张
同步内部自定时写入
可在X8 ， X9 ， X18 ， X36和配置
完整的数据一致性，提供最新的数据
核心V
DD
= 1.8V ± 0.1V ; IO V
DDQ
= 1.4V至V
DD[1]
HSTL输入和可变驱动HSTL输出缓冲器
可在165球FBGA封装（ 15× 17 ×1.4 MM）
提供两种无铅和无无铅封装
JTAG 1149.1兼容的测试访问端口
延迟锁定环（DLL ），用于精确的数据放置
■
■
■
■
■
功能说明
该CY7C1561V18 ， CY7C1576V18 ， CY7C1563V18和
CY7C1565V18是1.8V同步SRAM的流水线，
配备QDR-II +架构。类似于QDR-II架构设计师用手工
tecture ， QDR-II + SRAM的由两个单独的端口，以
存取存储器阵列。读端口有专用的数据
输出来支持读操作，写端口有
专用的数据输入来支持写操作。 QDR -II +架构设计师用手工
tecture具有单独的数据输入和数据输出，完全
不再需要“掉头”所需的数据总线
常见的IO设备。访问每个端口完成
通过一个公共地址总线。用于读写地址
地址锁存输入的备选上升沿（ K）
时钟。接入到QDR-II +读写端口是
完全相互独立的。为了最大限度地
数据吞吐量，同时读取和写入端口都配有
双倍数据速率（ DDR ）接口。每个地址是
用4个8位字（ CY7C1561V18 ），9位字相关联的
（ CY7C1576V18 ） ， 18位字（ CY7C1563V18 ） ，或36位的字
（ CY7C1565V18 ），其依次冲进或移出器件。
由于数据可以在每个传输设备的进入和离开
上升的两个输入时钟（K和K）的边缘，内存带宽
同时简化系统设计，消除总线最大化
“关变通” 。
深度扩展完成与端口选择为每个端口。
端口选择允许每个端口独立运作。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
寄存器由K或K输入时钟控制。写的
带有片上同步自定时写电路进行。
■
■
■
■
■
■
■
■
■
■
■
■
■
选购指南
400兆赫
最大工作频率
最大工作电流
x8
x9
x18
x36
400
1400
1400
1400
1400
375兆赫
375
1300
1300
1300
1300
333兆赫
333
1200
1200
1200
1200
300兆赫
300
1100
1100
1100
1100
单位
兆赫
mA
记
1. QDR联盟规范V
DDQ
为1.5V + 0.1V 。赛普拉斯QDR器件超过QDR联盟规范，并能够支持
V
DDQ
= 1.4V至V
DD
.
赛普拉斯半导体公司
文件编号： 001-05384修订版* E
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年7月24日
CY7C1561V18
CY7C1576V18
CY7C1563V18
CY7C1565V18
引脚配置
该引脚配置为CY7C1561V18 ， CY7C1563V18和CY7C1565V18如下。
[2]
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1561V18 （ 8M ×8 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
A
NC
NC
NC
Q4
NC
Q5
V
DDQ
NC
NC
D6
NC
NC
Q7
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
NC
7
NC/144M
NWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
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V
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V
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V
DDQ
V
DDQ
V
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V
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V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
D2
NC
NC
V
REF
Q1
NC
NC
NC
NC
NC
TMS
11
CQ
Q3
D3
NC
Q2
NC
NC
ZQ
D1
NC
Q0
D0
NC
NC
TDI
CY7C1576V18 （ 8M ×9 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
NC
NC
D5
NC
NC
D6
V
REF
NC
NC
Q7
NC
D8
NC
TCK
3
A
NC
NC
NC
Q5
NC
Q6
V
DDQ
NC
NC
D7
NC
NC
Q8
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NC
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
NC
7
NC/144M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
D3
NC
NC
V
REF
Q2
NC
NC
NC
NC
D0
TMS
11
CQ
Q4
D4
NC
Q3
NC
NC
ZQ
D2
NC
Q1
D1
NC
Q0
TDI
记
2. NC / 144M和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。
文件编号： 001-05384修订版* E
第28 4
CY7C1561V18
CY7C1576V18
CY7C1563V18
CY7C1565V18
引脚配置
该引脚配置为CY7C1561V18 ， CY7C1563V18和CY7C1565V18如下。
[2]
（续）
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1563V18 （ 4M ×18 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/144M
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
A
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
NC
7
NC/288M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
CY7C1565V18 （ 2M ×36 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
NC/288M
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
A
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
NC
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
D17
D16
Q16
Q15
D14
Q13
V
DDQ
D12
Q12
D11
D10
Q10
Q9
A
10
NC/144M
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
文件编号： 001-05384修订版* E
第28 5
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