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CY7C15632KV18
72 - Mbit的QDR
II + SRAM四字突发
建筑学( 2.5周期读延迟)
72 - Mbit的QDR
II + SRAM四字突发架构( 2.5周期读延迟)
特点
CON连接gurations
2.5循环读周期延迟:
CY7C15632KV18 - 4米× 18
分开独立的读取和写入数据端口
支持并发事务
500 MHz的时钟实现高带宽
四字突发降低地址总线频率
双倍数据速率( DDR )的读取和写入接口
在500MHz端口(转印在1000 MHz的数据)
可在2.5个时钟周期延迟
两个输入时钟( K和K )用于精确DDR定时
SRAM仅使用上升沿
在高速路时钟( CQ和CQ )简化了数据采集
系统
数据有效引脚( QVLD )来表示输出有效数据
单复用地址输入总线锁存地址输入
用于读写端口
单独的端口选择深度扩张
同步内部自定时写入
QDR
II +工作在2.5周期读延迟时, DOFF是
置为高电平
操作类似于QDR I设备与一个周期读延迟
当DOFF为低电平
可在× 18配置
完整的数据一致性,提供最新的数据
核心V
DD
= 1.8 V ±0.1 V ; I / O V
DDQ
= 1.4 V到V
DD [1]
同时支持1.5 V和1.8 V的I / O供电
HSTL输入和可变驱动HSTL输出缓冲器
可在165球FBGA封装( 13 × 15 × 1.4毫米)
提供两种无铅和无无铅封装
JTAG 1149.1兼容的测试访问端口
锁相环( PLL ),用于精确的数据放置
功能说明
该CY7C15632KV18是1.8 V流水线同步SRAM,
配备了QDR II +架构。类似QDR II
体系结构, QDR II +架构包含两个单独的端口:
读端口和写端口以访问存储器阵列。该
读端口有专用的数据输出来支持读操作
和写端口有专用的数据输入来支持写
操作。 QDR II +架构具有独立的数据输入和
数据输出完全消除需要“翻身仗”的
与常见的I / O设备存在数据总线。每个端口
通过一个公用地址总线访问。读地址
写地址被锁存的备选上升沿
输入( K)时钟。访问的QDR II +读写端口
完全相互独立的。为了最大限度地提高数据
吞吐量,读写端口都配备了DDR
接口。每个地址位置与4个18位的关联
话突发依次移入或移出器件。因为
数据被送入和移出器件在每个上升沿
两个输入时钟(K和K )的内存带宽最大化
同时简化系统设计,消除公交车
“周转” 。
深度扩展完成与港口选择,这
使每个端口独立运作。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
寄存器由K或K输入时钟控制。写的
带有片上同步自定时写电路进行。
选购指南
描述
最大工作频率
最大工作电流
× 18
500兆赫
500
850
450兆赫
450
780
400兆赫
400
710
单位
兆赫
mA
1.赛普拉斯QDR II +器件超过QDR联盟规范,可支持V
DDQ
= 1.4 V到V
DD
.
赛普拉斯半导体公司
文件编号: 001-54932修订版* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2012年6月26日
CY7C15632KV18
逻辑框图 - CY7C15632KV18
D
[17:0]
18
阅读添加。解码
写添加。解码
A
(19:0)
20
REG
地址
注册
REG
REG
REG
地址
注册
20
A
(19:0)
1M ×18阵列
1M ×18阵列
1M ×18阵列
1M ×18阵列
K
K
CLK
将军
控制
逻辑
RPS
DOFF
读取数据寄存器。
CQ
72
V
REF
WPS
BWS
[1:0]
36
控制
逻辑
36
注册。
注册。
注册。 18
18
18
18
CQ
18
Q
[17:0]
QVLD
文件编号: 001-54932修订版* F
分页: 30 2
CY7C15632KV18
目录
引脚配置................................................ ........... 4
引脚定义................................................ .................. 5
功能概述................................................ 6 ........
读操作................................................ 6 .........
写操作................................................ 6 .........
写字节操作............................................... 6 ..
并发事务............................................. 7
深度扩展................................................ ......... 7
可编程阻抗.......................................... 7
随路时钟................................................ ................ 7
有效的数据指标( QVLD ) ........................................ 7
PLL ................................................. ............................. 7
应用实例................................................ 8 ........
真值表................................................ ........................ 9
写周期说明............................................... 10
IEEE 1149.1串行边界扫描( JTAG ) .................. 11
禁用JTAG特性...................................... 11
测试访问端口............................................... ........ 11
执行TAP复位........................................... 11
TAP寄存器................................................ ........... 11
TAP指令集............................................... .... 11
TAP控制器状态图....................................... 13
TAP控制器框图...................................... 14
TAP电气特性...................................... 14
TAP交流开关特性............................... 15
TAP时序和测试条件.................................. 16
识别寄存器定义................................ 17
扫描寄存器大小............................................... ........ 17
指令代码................................................ ........... 17
边界扫描顺序............................................... ..... 18
上电顺序QDR II + SRAM ......................... 19
开机顺序............................................... .. 19
PLL限制................................................ ......... 19
最大额定值................................................ ........... 20
经营范围................................................ ............. 20
中子软错误免疫性......................................... 20
电气特性............................................... 20
直流电气特性..................................... 20
AC电气特性..................................... 21
电容................................................. ................... 21
热阻................................................ ........ 21
交流测试负载和波形..................................... 22
开关特性.............................................. 23
开关波形................................................ .... 25
读/写/取消序列................................ 25
订购信息................................................ ...... 26
订购代码定义......................................... 26
包图................................................ ............ 27
与缩略语................................................. ....................... 28
文档约定................................................ 28
计量单位............................................... ........ 28
文档历史记录页............................................... .. 29
销售,解决方案和法律信息...................... 30
全球销售和设计支持....................... 30
产品................................................. ................... 30
的PSoC解决方案................................................ ......... 30
文件编号: 001-54932修订版* F
第30 3
CY7C15632KV18
销刀豆网络gurations
对于CY7C15632KV18的引脚配置如下。
[2]
图1. 165球FBGA ( 13 × 15 × 1.4毫米)引出线
CY7C15632KV18 ( 4米× 18 )
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/144M
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
A
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
NC
7
NC/288M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
2. NC / 144M和NC / 288M未连接到所述管芯,并且可以连接到任何电压电平。
文件编号: 001-54932修订版* F
第30 4
CY7C15632KV18
引脚德网络nitions
引脚名称
D
[17:0]
WPS
BWS
0
,
BWS
1
I / O
引脚说明
输入 -
数据输入信号。
采样的K和K时钟的上升沿时有效的写操作是积极的。
同步
输入 -
写端口选择
低电平有效。
采样在K时钟的上升沿。当断言活跃,一
启动同步写操作。拉高取消选择写端口。取消写端口会忽略
[x:0]
.
输入 -
字节写选择0 , 1 , 2 , 3
低电平有效。
采样的K和K时钟时的上升沿
同步写操作是积极的。用于选择哪个字节的当前部分写入设备
的写操作。不写入的字节保持不变。 BWS
0
控件D
[8:0]
和BWS
1
控制
D
[17:9].
所有的字节写选择采样的相同沿的数据。取消选择一个字节写
选择忽略相应的数据字节,并且不写入到器件中。
输入 -
地址输入。
在有源读写操作采样在K时钟的上升沿。
同步这些地址输入复用于读取和写入操作。在内部,该装置是
组织为4米× 18 (每1米× 18 4数组) CY7C15632KV18 。因此,仅20个地址
需要输入访问CY7C15632KV18的整个存储器阵列。这些输入被忽略
当相应的端口被取消。
输出 -
数据的输出信号。
这些管脚输出所请求的数据时,读操作被激活。有效
同步数据被输出上的K和K时钟周期的上升沿时的读操作。在取消选择
读端口,Q
[17:0]
自动三态。
输入 -
读端口选择
低电平有效。
采样正输入时钟(K)的上升沿。当激活时,
启动同步的读操作。拉高取消选择读端口。如果选中,则进入待定
被允许完成和输出驱动器自动进入三态之后的下一个上升沿
在K时钟。每次读访问由一阵四个连续的转移。
有效的输出
有效的输出指标。
在Q有效表示有效的输出数据。 QVLD是边缘与CQ和CQ对齐。
指标
输入时钟
输入时钟
回波时钟
回波时钟
输入
正向输入时钟输入。
的K上升沿用于捕获同步输入到装置
并推动了通过Q数据
[17:0]
。所有访问都在K的上升沿启动
负输入时钟输入。
K被用于捕获同步的输入被提供给该装置
并推动了通过Q数据
[17:0]
.
同步回波时钟输出。
这是一个自由运行的时钟和同步于输入时钟
在QDR II +的( K) 。定时对回波时钟显示在
开关第23页上的特点。
同步回波时钟输出。
这是一个自由运行的时钟和同步于输入时钟
的QDR II + .The定时回波时钟(K)中示出
开关第23页上的特点。
输出阻抗匹配输入。
此输入用于调整器件输出至系统数据
总线阻抗。 CQ ,CQ,和Q
[17:0]
输出阻抗为0.2 × RQ 。其中,RQ是一个电阻
ZQ与接地之间。可选地,该管脚可被直接连接到V
DDQ
,这
使最小阻抗模式。此引脚不能直接连接到GND或离开
悬空。
PLL关闭
低电平有效。
此引脚连接到地关断器件内部的PLL 。该
在PLL定时关闭的操作不同于那些本数据表中列出。对于正常操作,
该引脚可以连接到上拉通过一个10 K或更少拉电阻。该器件会以
QDR当PLL被关断余模式。在这种模式下,该设备可以以最高的频率进行操作
167 MHz的QDR I时序。
TDO的JTAG
TCK引脚用于JTAG
TDI引脚用于JTAG
TMS引脚用于JTAG
未连接到模具上。
可连接到任何电压电平。
未连接到模具上。
可连接到任何电压电平。
未连接到模具上。
可连接到任何电压电平。
第30个5
A
Q
[17:0]
RPS
QVLD
K
K
CQ
CQ
ZQ
DOFF
输入
TDO
TCK
TDI
TMS
NC
产量
输入
输入
输入
不适用
不适用
不适用
NC/144M
NC/288M
文件编号: 001-54932修订版* F
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