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位置:首页 > IC型号导航 > 首字符C型号页 > 首字符C的型号第1245页 > CY7C1550KV18-400BZXI
CY7C1546KV18 , CY7C1557KV18
CY7C1548KV18 , CY7C1550KV18
72兆位的DDR II + SRAM 2字突发
建筑学( 2.0周期读延迟)
72兆位的DDR II + SRAM 2字突发架构( 2.0周期读延迟)
特点
CON连接gurations
随着2.0次读周期延迟:
CY7C1546KV18 - 8米×8
CY7C1557KV18 - 的8M × 9
CY7C1548KV18 - 4米× 18
CY7C1550KV18 - 2米× 36
72兆位密度(8M ×8, 8为M× 9 ,4M ×18 ,2M × 36)的
450 - MHz时钟实现高带宽
2字突发降低地址总线频率
双倍数据速率( DDR )接口
(在900 MHz的数据传送) ,在450兆赫
可在2.0个时钟周期的延迟
两个输入时钟( K和K )用于精确DDR定时
SRAM仅使用上升沿
在高速路时钟( CQ和CQ )简化了数据采集
系统
数据有效引脚( QVLD )来表示输出有效数据
同步内部自定时写入
DDR II +工作在2.0周期读延迟时, DOFF是
置为高电平
操作类似于DDR I的设备与1周期读延迟时
DOFF为低电平
核心V
DD
= 1.8 V ±0.1 V ; I / O V
DDQ
= 1.4 V到V
DD[1]
同时支持1.5 V和1.8 V的I / O供电
高速收发器逻辑( HSTL )输入和可变驱动
HSTL输出缓冲器
可在165球细间距球栅阵列( FBGA )封装
(13 × 15 × 1.4 mm)
提供两种无铅和无无铅封装
JTAG 1149.1兼容的测试访问端口
锁相环( PLL ),用于精确的数据放置
功能说明
在CY7C1546KV18 , CY7C1557KV18 , CY7C1548KV18和
CY7C1550KV18是1.8 V同步SRAM的流水线
配备DDR II +架构。在DDR II +由一个
SRAM核心具有先进的同步外围电路。
读取和写入地址锁存备用崛起
输入(K)的时钟的边缘。写数据被登记在上升
K和K.读取数据的边缘被驱动的上升沿
K和K的每一个地址位置与两个8位相关
字( CY7C1546KV18 ),9位字( CY7C1557KV18 ) , 18位
字( CY7C1548KV18 ) ,或36位字( CY7C1550KV18 ),该
相继爆出进入或离开设备。
异步输入包括一个输出阻抗匹配
输入( ZQ ) 。同步数据输出(Q ,共享相同的
物理引脚作为输入的数据D)被紧密地匹配于两个
输出回波时钟CQ / CQ ,省去了单独
从每个单独的DDR SRAM的捕获系统中的数据
设计。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
寄存器由K或K输入时钟控制。写的
带有片上同步自定时写电路进行。
1.赛普拉斯QDR II +器件超过QDR联盟规范,可支持V
DDQ
= 1.4 V到V
DD
.
赛普拉斯半导体公司
文件编号: 001-15879修订版* I
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2011年1月25日
[+ ]反馈
CY7C1546KV18 , CY7C1557KV18
CY7C1548KV18 , CY7C1550KV18
逻辑框图( CY7C1546KV18 )
A
(21:0)
LD
K
K
DOFF
22
写添加。解码
阅读添加。解码
地址
注册
REG
4M ×8阵列
REG
8
4M ×8阵列
CLK
将军
产量
逻辑
控制
读/写
读取数据寄存器。
16
控制
逻辑
CQ
CQ
8
8
DQ
[7:0]
QVLD
V
REF
读/写
NWS
[1:0]
8
8
注册。
注册。
注册。 8
逻辑框图( CY7C1557KV18 )
A
(21:0)
LD
K
K
DOFF
22
写添加。解码
阅读添加。解码
地址
注册
REG
4M ×9阵列
REG
9
4M ×9阵列
CLK
将军
产量
逻辑
控制
读/写
读取数据寄存器。
18
控制
逻辑
CQ
CQ
9
9
DQ
[8:0]
QVLD
V
REF
读/写
BWS
[0]
9
9
注册。
注册。
注册。 9
文件编号: 001-15879修订版* I
第31 2
[+ ]反馈
CY7C1546KV18 , CY7C1557KV18
CY7C1548KV18 , CY7C1550KV18
逻辑框图( CY7C1548KV18 )
A
(20:0)
LD
K
K
DOFF
21
写添加。解码
阅读添加。解码
地址
注册
REG
2M ×18阵列
REG
18
2M ×18阵列
CLK
将军
产量
逻辑
控制
读/写
读取数据寄存器。
36
控制
逻辑
CQ
CQ
18
V
REF
读/写
BWS
[1:0]
18
18
注册。
注册。
注册。 18
18
DQ
[17:0]
QVLD
逻辑框图( CY7C1550KV18 )
A
(19:0)
LD
K
K
DOFF
20
写添加。解码
阅读添加。解码
地址
注册
REG
1M ×36阵列
REG
36
1M ×36阵列
CLK
将军
产量
逻辑
控制
读/写
读取数据寄存器。
72
控制
逻辑
CQ
CQ
36
V
REF
读/写
BWS
[3:0]
36
36
注册。
注册。
注册。 36
36
DQ
[35:0]
QVLD
文件编号: 001-15879修订版* I
第31 3
[+ ]反馈
CY7C1546KV18 , CY7C1557KV18
CY7C1548KV18 , CY7C1550KV18
目录
选型指南................................................ ................ 5
引脚配置................................................ ............. 6
165球FBGA ( 13 × 15 × 1.4毫米)引脚.................. 6
引脚定义................................................ .................. 8
功能概述................................................ ...... 10
读操作................................................ ....... 10
写操作................................................ ....... 10
写字节操作............................................... 10
DDR操作................................................ .......... 10
深度扩展................................................ ....... 10
可编程阻抗........................................ 10
随路时钟................................................ .............. 10
有效的数据指标( QVLD ) ...................................... 11
PLL ................................................. ........................... 11
应用实例................................................ ...... 11
真值表................................................ ...................... 12
写周期说明............................................... 12
写周期说明............................................... 13
写周期说明............................................... 13
IEEE 1149.1串行边界扫描( JTAG ) .................. 14
禁用JTAG特性...................................... 14
测试访问端口测试时钟................................... 14
测试模式选择( TMS ) ........................................... 14
测试数据输入( TDI ) ........................................... .......... 14
测试数据输出( TDO ) ........................................... ...... 14
执行TAP复位........................................... 14
TAP寄存器................................................ ........... 14
TAP指令集............................................... .... 14
TAP控制器状态图....................................... 16
TAP控制器框图...................................... 17
TAP电气特性...................................... 17
TAP交流开关特性............................... 18
TAP时序和测试条件.................................. 18
识别寄存器定义................................ 19
扫描寄存器大小............................................... ........ 19
指令代码................................................ ........... 19
边界扫描顺序............................................... ..... 20
上电顺序DDR II + SRAM ......................... 21
开机顺序............................................... .. 21
PLL限制................................................ ......... 21
最大额定值................................................ ........... 22
经营范围................................................ ............. 22
中子软错误免疫性......................................... 22
电气特性............................................... 22
直流电气特性..................................... 22
AC电气特性..................................... 24
电容................................................. ................... 24
热阻................................................ ........ 24
开关特性.............................................. 25
开关波形................................................ .... 26
读/写/取消序列................................ 26
订购信息................................................ ...... 27
订购代码定义......................................... 27
包图................................................ ............ 28
与缩略语................................................. ....................... 29
文档约定................................................ 29
计量单位............................................... ........ 29
文档历史记录页............................................... 30 ..
销售,解决方案和法律信息...................... 31
全球销售和设计支持....................... 31
产品................................................. ................... 31
的PSoC解决方案................................................ ......... 31
文件编号: 001-15879修订版* I
第31 4
[+ ]反馈
CY7C1546KV18 , CY7C1557KV18
CY7C1548KV18 , CY7C1550KV18
选购指南
描述
最大工作频率
最大工作电流
×8
×9
×18
×36
450兆赫
450
630
630
650
820
400兆赫
400
580
580
590
750
375兆赫
375
550
550
570
710
333兆赫
333
510
510
520
640
单位
兆赫
mA
文件编号: 001-15879修订版* I
第31 5
[+ ]反馈
CY7C1548KV18 , CY7C1550KV18
72兆位的DDR II + SRAM双字突发
建筑学( 2.0周期读延迟)
72兆位的DDR II + SRAM双字突发架构( 2.0周期读延迟)
特点
CON连接gurations
随着2.0次读周期延迟:
CY7C1548KV18 - 4米× 18
CY7C1550KV18 - 2米× 36
72兆位密度(4M ×18 ,2M × 36)的
450 - MHz时钟实现高带宽
2字突发降低地址总线频率
在传输双倍数据速率( DDR )接口(数据
900兆赫),在450 MHz的
可在2.0个时钟周期的延迟
两个输入时钟( K和K )用于精确DDR定时
SRAM仅使用上升沿
在高速路时钟( CQ和CQ )简化了数据采集
系统
数据有效引脚( QVLD )来表示输出有效数据
同步内部自定时写入
DDR II +工作在2.0周期读延迟时, DOFF是
置为高电平
操作类似于DDR I的设备与1周期读延迟时
DOFF为低电平
核心V
DD
= 1.8 V ±0.1 V ; I / O V
DDQ
= 1.4 V到V
DD[1]
同时支持1.5 V和1.8 V的I / O供电
高速收发器逻辑( HSTL )输入和可变驱动
HSTL输出缓冲器
可在165球细间距球栅阵列( FBGA )封装
(13 × 15 × 1.4 mm)
提供两种无铅和无无铅封装
JTAG 1149.1兼容的测试访问端口
锁相环( PLL ),用于精确的数据放置
功能说明
在CY7C1548KV18和CY7C1550KV18是1.8 V
同步SRAM的流水线配备DDR II +
架构。在DDR II +由SRAM核心与
先进的同步外围电路。读地址
写锁存输入的备选上升沿( K)
时钟。写数据被登记在两个钾的上升沿和
K.读取数据驱动日K和K的每一个上升沿
地址位置具有两个18位字相关联的
( CY7C1548KV18 ) ,或36位字( CY7C1550KV18 ),该脉冲串
依次移入或移出器件。
异步输入包括一个输出阻抗匹配
输入( ZQ ) 。同步数据输出(Q ,共享相同的
物理引脚作为输入的数据D)被紧密地匹配于两个
输出回波时钟CQ / CQ ,省去了单独
从每个单独的DDR SRAM的捕获系统中的数据
设计。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
寄存器由K或K输入时钟控制。写的
带有片上同步自定时写电路进行。
选购指南
描述
最大工作频率
最大工作电流
× 18
× 36
450兆赫
450
650
820
400兆赫
400
590
750
单位
兆赫
mA
1.赛普拉斯QDR II +器件超过QDR联盟规范,可支持V
DDQ
= 1.4 V到V
DD
.
赛普拉斯半导体公司
文件编号: 001-15879修订版* K
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2012年6月26日
CY7C1548KV18 , CY7C1550KV18
逻辑框图 - CY7C1548KV18
A
(20:0)
LD
K
K
DOFF
21
写添加。解码
阅读添加。解码
地址
注册
REG
2M ×18阵列
REG
18
2M ×18阵列
CLK
将军
产量
逻辑
控制
读/写
读取数据寄存器。
36
控制
逻辑
CQ
CQ
18
V
REF
读/写
BWS
[1:0]
18
18
注册。
注册。
注册。 18
18
DQ
[17:0]
QVLD
逻辑框图 - CY7C1550KV18
A
(19:0)
LD
K
K
DOFF
20
写添加。解码
阅读添加。解码
地址
注册
REG
1M ×36阵列
REG
36
1M ×36阵列
CLK
将军
产量
逻辑
控制
读/写
读取数据寄存器。
72
控制
逻辑
CQ
CQ
36
V
REF
读/写
BWS
[3:0]
36
36
注册。
注册。
注册。 36
36
DQ
[35:0]
QVLD
文件编号: 001-15879修订版* K
第29页2
CY7C1548KV18 , CY7C1550KV18
目录
引脚配置................................................ ........... 4
引脚定义................................................ .................. 5
功能概述................................................ 6 ........
读操作................................................ 6 .........
写操作................................................ 6 .........
写字节操作............................................... 6 ..
DDR操作................................................ ............ 6
深度扩展................................................ ......... 7
可编程阻抗.......................................... 7
随路时钟................................................ ................ 7
有效的数据指标( QVLD ) ........................................ 7
PLL ................................................. ............................. 7
应用实例................................................ 7 ........
真值表................................................ ........................ 8
写周期说明............................................... 8 ..
写周期说明............................................... 9 ..
IEEE 1149.1串行边界扫描( JTAG ) .................. 10
禁用JTAG特性...................................... 10
测试访问端口............................................... ........ 10
执行TAP复位........................................... 10
TAP寄存器................................................ ........... 10
TAP指令集............................................... .... 10
TAP控制器状态图....................................... 12
TAP控制器框图...................................... 13
TAP电气特性...................................... 13
TAP交流开关特性............................... 14
TAP时序和测试条件.................................. 15
识别寄存器定义................................ 16
扫描寄存器大小............................................... ........ 16
指令代码................................................ ........... 16
边界扫描顺序............................................... ..... 17
上电顺序DDR II + SRAM ......................... 18
开机顺序............................................... .. 18
PLL限制................................................ ......... 18
最大额定值................................................ ........... 19
经营范围................................................ ............. 19
中子软错误免疫性......................................... 19
电气特性............................................... 19
直流电气特性..................................... 19
AC电气特性..................................... 21
电容................................................. ................... 21
热阻................................................ ........ 21
交流测试负载和波形..................................... 21
开关特性.............................................. 22
开关波形................................................ .... 23
读/写/取消序列................................ 23
订购信息................................................ ...... 24
订购代码定义......................................... 24
包图................................................ ............ 25
与缩略语................................................. ....................... 26
文档约定................................................ 26
计量单位............................................... ........ 26
文档历史记录页............................................... .. 27
销售,解决方案和法律信息...................... 29
全球销售和设计支持....................... 29
产品................................................. ................... 29
的PSoC解决方案................................................ ......... 29
文件编号: 001-15879修订版* K
第29页3
CY7C1548KV18 , CY7C1550KV18
销刀豆网络gurations
对于CY7C1548KV18和CY7C1550KV18的引脚配置如下。
[2]
图1. 165球FBGA ( 13 × 15 × 1.4毫米)引出线
CY7C1548KV18 ( 4米× 18 )
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
DQ9
NC
NC
NC
DQ12
NC
V
REF
NC
NC
DQ15
NC
NC
NC
TCK
3
A
NC
NC
DQ10
DQ11
NC
DQ13
V
DDQ
NC
DQ14
NC
NC
DQ16
DQ17
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
NC
7
NC/144M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
DQ7
NC
NC
NC
NC
V
REF
DQ4
NC
NC
DQ1
NC
NC
TMS
11
CQ
DQ8
NC
NC
DQ6
DQ5
NC
ZQ
NC
DQ3
DQ2
NC
NC
DQ0
TDI
CY7C1550KV18 (2M × 36)的
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/144M
DQ27
NC
DQ29
NC
DQ30
DQ31
V
REF
NC
NC
DQ33
NC
DQ35
NC
TCK
3
A
DQ18
DQ28
DQ19
DQ20
DQ21
DQ22
V
DDQ
DQ32
DQ23
DQ24
DQ34
DQ25
DQ26
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
NC
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
DQ17
NC
DQ15
NC
NC
V
REF
DQ13
DQ12
NC
DQ11
NC
DQ9
TMS
11
CQ
DQ8
DQ7
DQ16
DQ6
DQ5
DQ14
ZQ
DQ4
DQ3
DQ2
DQ1
DQ10
DQ0
TDI
2. NC / 144M和NC / 288M未连接到所述管芯,并且可以连接到任何电压电平。
文件编号: 001-15879修订版* K
第29页4
CY7C1548KV18 , CY7C1550KV18
引脚德网络nitions
引脚名称
DQ
[x:0]
I / O
引脚说明
输入输出 -
数据的输入输出信号。
输入采样的K和K时钟有效的写在上升沿
同步操作。这些管脚输出所请求的数据时,读操作被激活。有效数据是
在读操作期间驱动出在两个K和K时钟周期的上升沿。当读取访问
取消选择,Q
[x:0]
自动为三态的。
CY7C1548KV18
DQ
[17:0]
CY7C1550KV18
DQ
[35:0]
输入 -
同步加载。
采样在K时钟的上升沿。该输入为低电平时,总线
同步周期序列定义。这个定义包括地址和读/写方向。所有交易
操作上的脉冲串的2个数据。 LD必须满足建立和保持周围K的边缘倍
输入 -
字节写选择0 , 1 , 2 , 3
低电平有效。
采样的K和K时钟在上升边缘
同步写操作。用于选择哪个字节的当前部分中写入设备
写操作。不写入的字节保持不变。
CY7C1548KV18 BWS
0
控件D
[8:0]
和BWS
1
控件D
[17:9].
CY7C1550KV18
BWS
0
控件D
[8:0]
, BWS
1
控件D
[17:9]
, BWS
2
控件D
[26:18]
和BWS
3
控件D
[35:27]
.
所有的字节写选择采样的相同沿的数据。取消选择一个字节写选择
忽略数据的对应字节,并且不写入到器件中。
输入 -
地址输入。
在有源读写操作采样在K时钟的上升沿。
同步这些地址输入复用于读取和写入操作。在内部,该装置是
组织为4米× 18 CY7C1548KV18 (每个的2M ×18 2阵列) ,和2M ×36 ( 2各自的阵列
的1M × 36),用于CY7C1550KV18 。
输入 -
同步读取或写入的输入。
当LD为低时,该输入指定的访问类型(读时
同步R / W为高电平,写当R / W为低电平)加载的地址。 R / W必须满足建立和保持时间
K.周围边缘
有效的输出
有效的输出指标。
在Q有效表示有效的输出数据。 QVLD是边缘与CQ和CQ对齐。
指标
输入时钟
输入时钟
回波时钟
回波时钟
输入
正向输入时钟输入。
的K上升沿用于捕获同步输入到装置
并推动了通过Q数据
[x:0]
。所有访问都在K的上升沿启动
负输入时钟输入。
K被用于捕获同步的数据被提供给该装置,并
开车出的数据通过Q
[x:0]
.
同步回波时钟输出。
这是一个自由运行的时钟和同步于输入时钟
在DDR II +的( K) 。为回波时钟的时序示于
开关第22页上的特点。
同步回波时钟输出。
这是一个自由运行的时钟和同步于输入时钟
在DDR II +的( K) 。为回波时钟的时序示于
开关第22页上的特点。
输出阻抗匹配输入。
此输入用于调整器件输出至系统数据
总线阻抗。 CQ ,CQ,和Q
[x:0]
输出阻抗为0.2 × RQ 。其中,RQ是一个电阻
ZQ与接地之间。可选地,该管脚可被直接连接到V
DDQ
,这
使最小阻抗模式。此引脚不能直接连接到GND或离开
悬空。
PLL关闭
低电平有效。
此引脚连接到地关断器件内部的PLL 。该
在PLL定时关闭的操作不同于那些本数据表中列出。对于正常操作,
该引脚可以连接到上拉通过一个10 K或更少拉电阻。该器件会以
DDR I模式下,当PLL被关闭。在这种模式下,该设备可以以最高的频率进行操作
167 MHz的DDR I时机。
LD
BWS
0
,
BWS
1
,
BWS
2
,
BWS
3
A
读/写
QVLD
K
K
CQ
CQ
ZQ
DOFF
输入
文件编号: 001-15879修订版* K
第29页5
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