【72 - Mbit的QDR II SRAM 2字突发架构特点■CY7C1510KV18 ， CY7C】,IC型号CY7C1525KV18-250BZXI,CY7C1525KV18-250BZXI PDF资料,CY7C1525KV18-250BZXI经销商,ic,电子元器件-51电子网

72 - Mbit的QDR II SRAM 2字

突发架构

特点

■

CY7C1510KV18 ， CY7C1525KV18

CY7C1512KV18 ， CY7C1514KV18

CON连接gurations

CY7C1510KV18 - 8M ×8

CY7C1525KV18 - 8M ×9

CY7C1512KV18 - 4M ×18

CY7C1514KV18 - 2M ×36

分开独立的读取和写入数据端口

支持并发事务

350 MHz时钟实现高带宽

在所有访问双字突发

双倍数据速率（ DDR ）的读取和写入端口接口

（在700 MHz的数据传输），在350 MHz的

两个输入时钟（ K和K ）用于精确DDR定时

SRAM仅使用上升沿

两个输入时钟的输出数据（ C和C ），以减少时钟

偏差和飞行时间的不匹配

在高速路时钟（ CQ和CQ ）简化了数据采集

系统

单复用地址输入总线锁存地址输入

为读写端口

单独的端口选择深度扩张

同步内部自定时写入

QDR

II工作在1.5周期读延迟时， DOFF是

置为高电平

操作类似于QDR I器件1周期读延迟时

DOFF为低电平

可在X8 ， X9 ， X18 ， X36和配置

完整的数据一致性，提供最新的数据

核心V

DD

= 1.8 V （ ± 0.1 V） ; I / O V

DDQ

= 1.4V至V

DD

同时支持1.5 V和1.8 V的I / O供电

可在165球细间距球栅阵列（ FBGA ）封装

（13 ×15× 1.4毫米）

提供两种无铅和无无铅封装

可变驱动HSTL输出缓冲器

JTAG 1149.1兼容的测试访问端口

锁相环（ PLL），用于精确数据放置

■

功能说明

在CY7C1510KV18 ， CY7C1525KV18 ， CY7C1512KV18和

CY7C1514KV18是1.8 V的同步SRAM的流水线，

配备了QDR II架构。 QDR II架构由

两个单独的端口：读端口和写端口来访问

存储器阵列。读端口有专用的数据输出到

支持读操作，写端口有专用的数据

输入来支持写操作。 QDR II架构具有

分离的数据输入和数据输出，以完全消除

要“扭转”与共同存在的数据总线

I / O设备。访问每个端口是通过一个公用地址

总线。用于读取和写入地址地址锁存

输入（ K）时钟的备选上升沿。接入到

QDR II读端口和写端口是完全独立的

另一种。为了最大限度地提高数据吞吐量，读写端口

配备了DDR接口。每个地址是

用两个8位字（ CY7C1510KV18 ），9位字的相关

（ CY7C1525KV18 ）， 18位字（ CY7C1512KV18 ）或36位

字（ CY7C1514KV18 ），其依次爆流入或流出的

装置。因为数据可以被转移进和移出的

在两个输入时钟的每个上升沿（ K和K和C设备

和C）中，存储器带宽，同时简化最大化

系统设计通过消除总线周转时间。

深度扩展完成与港口选择，这

使每个端口独立运作。

所有同步输入都会通过由控制输入寄存器

K或K输入时钟。所有数据输出通过输出

在C或C （或K或K在一个时钟控制寄存器

域）的输入时钟。写操作都带有片上进行

同步自定时写电路。

■

表1.选择指南

描述

最大工作频率

最大工作电流

x8

x9

x18

x36

350兆赫

350

825

840

1030

333兆赫

333

790

810

990

300兆赫

300

730

750

910

250兆赫

250

640

650

790

200兆赫

200

540

550

660

167兆赫

167

480

490

580

单位

兆赫

mA

赛普拉斯半导体公司

文件编号： 001-00436修订版* M

198冠军苑

圣荷西

,

CA 95134-1709

408-943-2600

修订后的2011年4月10日

[+ ]反馈

CY7C1510KV18 ， CY7C1525KV18

CY7C1512KV18 ， CY7C1514KV18

逻辑框图（ CY7C1510KV18 ）

D

[7:0]

8

阅读添加。解码

写添加。解码

A

(21:0)

22

写

REG

地址

注册

写

REG

地址

注册

22

A

(21:0)

4M ×8阵列

K

CLK

将军

控制

逻辑

RPS

C

CQ

DOFF

读取数据寄存器。

16

V

REF

WPS

NWS

[1:0]

8

控制

逻辑

8

注册。

注册。 8

8

CQ

Q

[7:0]

逻辑框图（ CY7C1525KV18 ）

D

[8:0]

9

阅读添加。解码

写添加。解码

A

(21:0)

22

写

REG

地址

注册

写

REG

地址

注册

22

A

(21:0)

4M ×9阵列

K

CLK

将军

控制

逻辑

RPS

C

CQ

DOFF

读取数据寄存器。

18

V

REF

WPS

BWS

[0]

9

控制

逻辑

9

注册。

注册。 9

9

CQ

Q

[8:0]

文件编号： 001-00436修订版* M

第33 2

[+ ]反馈

CY7C1510KV18 ， CY7C1525KV18

CY7C1512KV18 ， CY7C1514KV18

逻辑框图（ CY7C1512KV18 ）

D

[17:0]

18

阅读添加。解码

写添加。解码

A

(20:0)

21

写

REG

地址

注册

写

REG

地址

注册

21

A

(20:0)

2M ×18阵列

K

CLK

将军

控制

逻辑

RPS

C

CQ

DOFF

读取数据寄存器。

36

V

REF

WPS

BWS

[1:0]

18

控制

逻辑

18

注册。

注册。 18

18

CQ

Q

[17:0]

逻辑框图（ CY7C1514KV18 ）

D

[35:0]

36

阅读添加。解码

写添加。解码

A

(19:0)

20

写

REG

地址

注册

写

REG

地址

注册

20

A

(19:0)

1M ×36阵列

K

CLK

将军

控制

逻辑

RPS

C

CQ

DOFF

读取数据寄存器。

72

V

REF

WPS

BWS

[3:0]

36

控制

逻辑

36

注册。

注册。 36

36

CQ

Q

[35:0]

文件编号： 001-00436修订版* M

第33 3

[+ ]反馈

CY7C1510KV18 ， CY7C1525KV18

CY7C1512KV18 ， CY7C1514KV18

引脚配置................................................ ............ 5

165球FBGA （ 13 ×15 ×1.4 MM）引脚................. 5

引脚定义................................................ ................. 7

功能概述................................................ 9 .......

读操作................................................ ........ 9

写操作................................................ ........ 9

写字节操作............................................... 9

单时钟模式下............................................... ...... 9

并发事务............................................ 9

深度扩展................................................ ........ 9

可编程阻抗....................................... 10

随路时钟................................................ ............. 10

PLL ................................................. .......................... 10

应用实例................................................ ..... 10

真值表................................................ ..................... 11

写周期说明.............................................. 11

写周期说明.............................................. 12

IEEE 1149.1串行边界扫描（ JTAG ） ................. 13

禁用JTAG功能..................................... 13

测试访问端口测试时钟.................................. 13

测试模式选择（ TMS ） .......................................... 13

测试数据输入（ TDI ） ........................................... ......... 13

测试数据输出（ TDO ） ........................................... ..... 13

执行TAP复位.......................................... 13

TAP寄存器................................................ .......... 13

指令寄存器................................................ .......... 13

旁路寄存器................................................ .............. 13

边界扫描寄存器............................................... ... 13

标识（ID ）注册............................................. .. 13

TAP指令集............................................... ... 13

IDCODE ................................................. .......................... 14

SAMPLE Z ................................................ ....................... 14

SAMPLE / PRELOAD ............................................... ......... 14

BYPASS ................................................. ......................... 14

EXTEST ................................................. ......................... 14

EXTEST输出总线三态................................. 14

保留................................................. .......................... 14

TAP控制器状态图....................................... 15

TAP控制器框图...................................... 16

TAP电气特性...................................... 16

TAP交流开关特性............................... 17

TAP时序和测试条件.................................. 17

识别寄存器定义................................ 18

扫描寄存器大小............................................... ........ 18

指令代码................................................ ........... 18

边界扫描顺序............................................... ..... 19

上电顺序QDR II SRAM ........................... 20

开机顺序............................................... .. 20

PLL限制................................................ ......... 20

最大额定值................................................ ........... 21

经营范围................................................ ............ 21

中子软错误免疫性......................................... 21

电气特性.............................................. 21

直流电气特性..................................... 21

AC电气特性..................................... 23

电容................................................. ................... 24

热阻................................................ ....... 24

开关特性............................................. 25

开关波形................................................ .... 27

订购信息................................................ ..... 28

订购代码定义......................................... 29

包图................................................ ........... 30

与缩略语................................................. ....................... 31

文档约定................................................ 0.31

计量单位............................................... ........ 31

文档历史记录页............................................... ..32

销售，解决方案和法律信息...................... 33

全球销售和设计支持....................... 33

产品................................................. ................... 33

的PSoC解决方案................................................ ......... 33

文件编号： 001-00436修订版* M

第33 4

[+ ]反馈

CY7C1510KV18 ， CY7C1525KV18

CY7C1512KV18 ， CY7C1514KV18

引脚配置

引脚配置为CY7C1510KV18 ， CY7C1525KV18 ， CY7C1512KV18和CY7C1514KV18随之而来。

[1]

165球FBGA （ 13 ×15 ×1.4 MM）引脚

CY7C1510KV18 （ 8M ×8 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

A

NC

D4

NC

D5

V

REF

NC

Q6

NC

D7

NC

TCK

3

A

NC

Q4

NC

Q5

V

DDQ

NC

D6

NC

Q7

A

4

WPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

NWS

1

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

NWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

RPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

D2

NC

V

REF

Q1

NC

TMS

11

CQ

Q3

D3

NC

Q2

NC

ZQ

D1

NC

Q0

D0

NC

TDI

CY7C1525KV18 （ 8M ×9 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

A

NC

D5

NC

D6

V

REF

NC

Q7

NC

D8

NC

TCK

3

A

NC

Q5

NC

Q6

V

DDQ

NC

D7

NC

Q8

A

4

WPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

NC

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

RPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

D3

NC

V

REF

Q2

NC

D0

TMS

11

CQ

Q4

D4

NC

Q3

NC

ZQ

D2

NC

Q1

D1

NC

Q0

TDI

记

1. NC / 144M和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。

文件编号： 001-00436修订版* M

第33 5

[+ ]反馈

CY7C1510KV18 ， CY7C1525KV18

CY7C1512KV18 ， CY7C1514KV18

72 - Mbit的QDR -II SRAM 2字

突发架构

特点

■

CON连接gurations

CY7C1510KV18 - 8M ×8

CY7C1525KV18 - 8M ×9

CY7C1512KV18 - 4M ×18

CY7C1514KV18 - 2M ×36

分开独立的读取和写入数据端口

支持并发事务

333 MHz时钟实现高带宽

2字突发所有访问

双倍数据速率（ DDR ）的读取和写入接口

在333 MHz的端口（转666 MHz的数据）

两个输入时钟（ K和K ）用于精确DDR定时

SRAM仅使用上升沿

两个输入时钟的输出数据（ C和C ），以减少时钟

偏差和飞行时间的不匹配

在高速路时钟（ CQ和CQ ）简化了数据采集

系统

单复用地址输入总线锁存地址输入

为读写端口

单独的端口选择深度扩张

同步内部自定时写入

QDR -II工作在1.5周期读延迟时， DOFF

被置为高电平

操作类似于QDR -I设备与1周期读延迟

当DOFF为低电平

可在X8 ， X9 ， X18 ， X36和配置

完整的数据一致性，提供最新的数据

核心V

DD

= 1.8V （ ± 0.1V ） ; IO V

DDQ

= 1.4V至V

DD

同时支持1.5V和1.8V IO电源

可在165球FBGA封装（ 13 ×15 ×1.4 MM）

提供两种无铅和无无铅封装

可变驱动HSTL输出缓冲器

JTAG 1149.1兼容的测试访问端口

锁相环（ PLL），用于精确数据放置

■

功能说明

在CY7C1510KV18 ， CY7C1525KV18 ， CY7C1512KV18和

CY7C1514KV18是1.8V同步SRAM的流水线，

配备了QDR -II架构。 QDR -II架构由

两个单独的端口：读端口和写端口来访问

存储器阵列。读端口有专用的数据输出到

支持读操作，写端口有专用的数据

输入来支持写操作。 QDR -II架构具有

分离的数据输入和数据输出，以完全消除

要“扭转”与共同存在的数据总线

I / O设备。访问每个端口是通过一个公用地址

总线。用于读取和写入地址地址锁存

输入（ K）时钟的备选上升沿。接入到

QDR-II读端口和写端口是完全独立的

另一种。为了最大限度地提高数据吞吐量，读写端口

配备了DDR接口。每个地址是

用两个8位字（ CY7C1510KV18 ），9位字的相关

（ CY7C1525KV18 ）， 18位字（ CY7C1512KV18 ）或36位

字（ CY7C1514KV18 ），其依次爆流入或流出的

装置。因为数据可以被转移进和移出的

在两个输入时钟的每个上升沿（ K和K和C设备

和C）中，存储器带宽，同时简化最大化

系统设计通过消除总线周转时间。

深度扩展完成与港口选择，这

使每个端口独立运作。

所有同步输入都会通过由控制输入寄存器

K或K输入时钟。所有数据输出通过输出

在C或C （或K或K在一个时钟控制寄存器

域）的输入时钟。写操作都带有片上进行

同步自定时写电路。

■

表1.选择指南

描述

最大工作频率

最大工作电流

x8

x9

x18

x36

333兆赫

333

790

810

990

300兆赫

300

730

750

910

250兆赫

250

640

650

790

200兆赫

200

540

550

660

167兆赫

167

480

490

580

单位

兆赫

mA

赛普拉斯半导体公司

文件编号： 001-00436修订版* E

198冠军苑

圣荷西

,

CA 95134-1709

408-943-2600

修订后的2009年3月30日

[+ ]反馈

CY7C1510KV18 ， CY7C1525KV18

CY7C1512KV18 ， CY7C1514KV18

逻辑框图（ CY7C1510KV18 ）

D

[7:0]

8

阅读添加。解码

写添加。解码

A

(21:0)

22

写

REG

地址

注册

写

REG

地址

注册

22

A

(21:0)

4M ×8阵列

K

CLK

将军

控制

逻辑

RPS

C

CQ

DOFF

读取数据寄存器。

16

V

REF

WPS

NWS

[1:0]

8

控制

逻辑

8

注册。

注册。 8

8

CQ

Q

[7:0]

逻辑框图（ CY7C1525KV18 ）

D

[8:0]

9

阅读添加。解码

写添加。解码

A

(21:0)

22

写

REG

地址

注册

写

REG

地址

注册

22

A

(21:0)

4M ×9阵列

K

CLK

将军

控制

逻辑

RPS

C

CQ

DOFF

读取数据寄存器。

18

V

REF

WPS

BWS

[0]

9

控制

逻辑

9

注册。

注册。 9

9

CQ

Q

[8:0]

文件编号： 001-00436修订版* E

分页： 30 2

[+ ]反馈

CY7C1510KV18 ， CY7C1525KV18

CY7C1512KV18 ， CY7C1514KV18

逻辑框图（ CY7C1512KV18 ）

D

[17:0]

18

阅读添加。解码

写添加。解码

A

(20:0)

21

写

REG

地址

注册

写

REG

地址

注册

21

A

(20:0)

2M ×18阵列

K

CLK

将军

控制

逻辑

RPS

C

CQ

DOFF

读取数据寄存器。

36

V

REF

WPS

BWS

[1:0]

18

控制

逻辑

18

注册。

注册。 18

18

CQ

Q

[17:0]

逻辑框图（ CY7C1514KV18 ）

D

[35:0]

36

阅读添加。解码

写添加。解码

A

(19:0)

20

写

REG

地址

注册

写

REG

地址

注册

20

A

(19:0)

1M ×36阵列

K

CLK

将军

控制

逻辑

RPS

C

CQ

DOFF

读取数据寄存器。

72

V

REF

WPS

BWS

[3:0]

36

控制

逻辑

36

注册。

注册。 36

36

CQ

Q

[35:0]

文件编号： 001-00436修订版* E

第30 3

[+ ]反馈

CY7C1510KV18 ， CY7C1525KV18

CY7C1512KV18 ， CY7C1514KV18

引脚配置

引脚配置为CY7C1510KV18 ， CY7C1525KV18 ， CY7C1512KV18和CY7C1514KV18随之而来。

[1]

165球FBGA （ 13 ×15 ×1.4 MM）引脚

CY7C1510KV18 （ 8M ×8 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

A

NC

D4

NC

D5

V

REF

NC

Q6

NC

D7

NC

TCK

3

A

NC

Q4

NC

Q5

V

DDQ

NC

D6

NC

Q7

A

4

WPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

NWS

1

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

NWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

RPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

D2

NC

V

REF

Q1

NC

TMS

11

CQ

Q3

D3

NC

Q2

NC

ZQ

D1

NC

Q0

D0

NC

TDI

CY7C1525KV18 （ 8M ×9 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

A

NC

D5

NC

D6

V

REF

NC

Q7

NC

D8

NC

TCK

3

A

NC

Q5

NC

Q6

V

DDQ

NC

D7

NC

Q8

A

4

WPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

NC

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

RPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

D3

NC

V

REF

Q2

NC

D0

TMS

11

CQ

Q4

D4

NC

Q3

NC

ZQ

D2

NC

Q1

D1

NC

Q0

TDI

记

1. NC / 144M和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。

文件编号： 001-00436修订版* E

第30 4

[+ ]反馈

CY7C1510KV18 ， CY7C1525KV18

CY7C1512KV18 ， CY7C1514KV18

引脚配置

（续）

引脚配置为CY7C1510KV18 ， CY7C1525KV18 ， CY7C1512KV18和CY7C1514KV18随之而来。

[1]

165球FBGA （ 13 ×15 ×1.4 MM）引脚

CY7C1512KV18 （ 4M ×18 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

NC/144M

Q9

NC

D11

NC

Q12

D13

V

REF

NC

Q15

NC

D17

NC

TCK

3

A

D9

D10

Q10

Q11

D12

Q13

V

DDQ

D14

Q14

D15

D16

Q16

Q17

A

4

WPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

BWS

1

NC

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/288M

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

RPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

Q7

NC

D6

NC

V

REF

Q4

D3

NC

Q1

NC

D0

TMS

11

CQ

Q8

D8

D7

Q6

Q5

D5

ZQ

D4

Q3

Q2

D2

D1

Q0

TDI

CY7C1514KV18 （ 2M ×36 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

Q27

D27

D28

Q29

Q30

D30

DOFF

D31

Q32

Q33

D33

D34

Q35

TDO

2

NC/288M

Q18

Q28

D20

D29

Q21

D22

V

REF

Q31

D32

Q24

Q34

D26

D35

TCK

3

A

D18

D19

Q19

Q20

D21

Q22

V

DDQ

D23

Q23

D24

D25

Q25

Q26

A

4

WPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

BWS

2

BWS

3

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

BWS

1

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

RPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

D17

D16

Q16

Q15

D14

Q13

V

DDQ

D12

Q12

D11

D10

Q10

Q9

A

10

NC/144M

Q17

Q7

D15

D6

Q14

D13

V

REF

Q4

D3

Q11

Q1

D9

D0

TMS

11

CQ

Q8

D8

D7

Q6

Q5

D5

ZQ

D4

Q3

Q2

D2

D1

Q0

TDI

文件编号： 001-00436修订版* E

第30个5

[+ ]反馈

CY7C1525KV18

CY7C1512KV18

CY7C1514KV18

72 - Mbit的QDR

II SRAM双字

突发架构

72 - Mbit的QDR

II SRAM双字突发架构

特点

■

CON连接gurations

CY7C1525KV18 - 的8M × 9

CY7C1512KV18 - 4米× 18

CY7C1514KV18 - 2米× 36

分开独立的读取和写入数据端口

支持并发事务

350 MHz时钟实现高带宽

在所有访问双字突发

双倍数据速率（ DDR ）的读取和写入端口接口

（在700 MHz的数据传输），在350 MHz的

两个输入时钟（ K和K ）用于精确DDR定时

SRAM仅使用上升沿

两个输入时钟的输出数据（ C和C ），以减少时钟

偏差和飞行时间的不匹配

在高速路时钟（ CQ和CQ ）简化了数据采集

系统

单复用地址输入总线锁存地址输入

为读写端口

单独的端口选择深度扩张

同步内部自定时写入

QDR

II工作在1.5周期读延迟时， DOFF是

置为高电平

操作类似于QDR I器件1周期读延迟时

DOFF为低电平

可在9 × ，× 18和× 36配置

完整的数据一致性，提供最新的数据

核心V

DD

= 1.8 V （ ± 0.1 V） ; I / O V

DDQ

= 1.4 V到V

DD

同时支持1.5 V和1.8 V的I / O供电

可在165球细间距球栅阵列（ FBGA ）封装

(13 × 15 × 1.4 mm)

提供两种无铅和无无铅封装

可变驱动HSTL输出缓冲器

JTAG 1149.1兼容的测试访问端口

锁相环（ PLL），用于精确数据放置

■

功能说明

在CY7C1525KV18 ， CY7C1512KV18和CY7C1514KV18

是1.8 V的同步SRAM的流水线，配备了QDR II

架构。 QDR II架构包含两个单独的端口：

读端口和写端口以访问存储器阵列。该

读端口有专用的数据输出来支持读操作

和写端口有专用的数据输入来支持写

操作。 QDR II架构具有独立的数据输入和

数据输出完全消除需要“翻身仗”的

与常见的I / O设备存在数据总线。访问每个

端口是通过一个共同的地址总线。读地址和

写地址被锁存输入的备选上升沿

（ K）时钟。访问的QDR II读写端口

完全相互独立的。为了最大限度地提高数据

吞吐量，读写端口都配备了DDR

接口。每个地址位置与9位字的相关

（ CY7C1525KV18 ）， 18位字（ CY7C1512KV18 ）或36位

字（ CY7C1514KV18 ），其依次爆流入或流出的

装置。因为数据可以被转移进和移出的

在两个输入时钟的每个上升沿（ K和K和C设备

和C）中，存储器带宽，同时简化最大化

系统设计通过消除总线周转时间。

深度扩展完成与港口选择，这

使每个端口独立运作。

所有同步输入都会通过由控制输入寄存器

K或K输入时钟。所有数据输出通过输出

在C或C （或K或K在一个时钟控制寄存器

域）的输入时钟。写操作都带有片上进行

同步自定时写电路。

■

选购指南

描述

最大工作频率

最大工作电流

×9

× 18

350兆赫

350

不提供

840

333兆赫

333

790

810

990

300兆赫

300

730

750

910

250兆赫

250

640

650

790

单位

兆赫

mA

× 36不提供

赛普拉斯半导体公司

文件编号： 001-00436修订版* P

198冠军苑

圣荷西

,

CA 95134-1709

408-943-2600

修订后的2012年5月8日

CY7C1525KV18

CY7C1512KV18

CY7C1514KV18

逻辑框图 - CY7C1525KV18

D

[8:0]

9

阅读添加。解码

写添加。解码

A

(21:0)

22

写

REG

地址

注册

写

REG

地址

注册

22

A

(21:0)

4M ×9阵列

K

CLK

将军

控制

逻辑

RPS

C

CQ

DOFF

读取数据寄存器。

18

V

REF

WPS

BWS

[0]

9

控制

逻辑

9

注册。

9

CQ

Q

[8:0]

逻辑框图 - CY7C1512KV18

D

[17:0]

18

阅读添加。解码

写添加。解码

A

(20:0)

21

写

REG

地址

注册

写

REG

地址

注册

21

A

(20:0)

2M ×18阵列

K

CLK

将军

控制

逻辑

RPS

C

CQ

DOFF

读取数据寄存器。

36

V

REF

WPS

BWS

[1:0]

18

控制

逻辑

18

注册。

注册。 18

18

CQ

Q

[17:0]

文件编号： 001-00436修订版* P

第34 2

CY7C1525KV18

CY7C1512KV18

CY7C1514KV18

逻辑框图 - CY7C1514KV18

D

[35:0]

36

阅读添加。解码

写添加。解码

A

(19:0)

20

写

REG

地址

注册

写

REG

地址

注册

20

A

(19:0)

1M ×36阵列

K

CLK

将军

控制

逻辑

RPS

C

CQ

DOFF

读取数据寄存器。

72

V

REF

WPS

BWS

[3:0]

36

控制

逻辑

36

注册。

注册。 36

36

CQ

Q

[35:0]

文件编号： 001-00436修订版* P

第34 3

CY7C1525KV18

CY7C1512KV18

CY7C1514KV18

引脚配置................................................ 5 ...........

引脚定义................................................ .................. 7

功能概述................................................ 8 ........

读操作................................................ ......... 8

写操作................................................ ......... 9

写字节操作............................................... 9 ..

单时钟模式下............................................... 9 .......

并发事务............................................. 9

深度扩展................................................ ......... 9

可编程阻抗.......................................... 9

随路时钟................................................ ................ 9

PLL ................................................. ............................. 9

应用实例................................................ ...... 10

真值表................................................ ...................... 11

写周期说明............................................... 11

写周期说明............................................... 12

IEEE 1149.1串行边界扫描（ JTAG ） .................. 13

禁用JTAG特性...................................... 13

测试访问端口............................................... ........ 13

执行TAP复位........................................... 13

TAP寄存器................................................ ........... 13

TAP指令集............................................... .... 13

TAP控制器状态图....................................... 15

TAP控制器框图...................................... 16

TAP电气特性...................................... 16

TAP交流开关特性............................... 17

TAP时序和测试条件.................................. 18

识别寄存器定义................................ 19

扫描寄存器大小............................................... ........ 19

指令代码................................................ ........... 19

边界扫描顺序............................................... ..... 20

在QDR II SRAM电顺序........................... 21

开机顺序............................................... .. 21

PLL限制................................................ ......... 21

最大额定值................................................ ........... 22

经营范围................................................ ............. 22

中子软错误免疫性......................................... 22

电气特性............................................... 22

直流电气特性..................................... 22

AC电气特性..................................... 24

电容................................................. ................... 24

热阻................................................ ........ 24

交流测试负载和波形..................................... 24

开关特性.............................................. 25

开关波形................................................ .... 27

读/写/取消序列................................ 27

订购信息................................................ ...... 28

订购代码定义......................................... 29

包图................................................ ............ 30

与缩略语................................................. ....................... 31

文档约定................................................ 31

计量单位............................................... ........ 31

文档历史记录页............................................... .. 32

销售，解决方案和法律信息...................... 34

全球销售和设计支持....................... 34

产品................................................. ................... 34

的PSoC解决方案................................................ ......... 34

文件编号： 001-00436修订版* P

第34 4

CY7C1525KV18

CY7C1512KV18

CY7C1514KV18

销刀豆网络gurations

引脚配置为CY7C1525KV18 ， CY7C1512KV18和CY7C1514KV18随之而来。

[1]

图1. 165球FBGA （ 13 × 15 × 1.4毫米）引出线

CY7C1525KV18 （8M × 9）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

A

NC

D5

NC

D6

V

REF

NC

Q7

NC

D8

NC

TCK

3

A

NC

Q5

NC

Q6

V

DDQ

NC

D7

NC

Q8

A

4

WPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

NC

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

RPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

D3

NC

V

REF

Q2

NC

D0

TMS

11

CQ

Q4

D4

NC

Q3

NC

ZQ

D2

NC

Q1

D1

NC

Q0

TDI

记

1. NC / 144M和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。

文件编号： 001-00436修订版* P

第34 5