CY7C1522JV18 ， CY7C1529JV18
CY7C1523JV18 ， CY7C1524JV18
72兆位的DDR -II SIO SRAM 2字
突发架构
特点
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■
■
■
■
功能说明
该CY7C1522JV18 ， CY7C1529JV18 ， CY7C1523JV18和
CY7C1524JV18是1.8V同步SRAM的流水线，
配备了双数据速率独立的I / O（ DDR - II SIO ）
架构。在DDR -II SIO由两个单独的端口：在
读端口和写端口以访问存储器阵列。该
读端口有数据输出来支持读操作，
写端口有数据输入来支持写操作。在DDR- II
SIO具有单独的数据输入和数据输出，以消除
需要'周转'与我共同需要的数据总线/ O
设备。访问每个端口通过一个共同完成
地址总线。读取和写入地址锁存
输入（ K）时钟的备选上升沿。写入数据寄存器
羊羔对K和K.读取数据的上升沿被驱动上
如果提供的C和C的上升沿，或者上的上升沿
不设置K和在K的C / C 。每个地址是
用两个8位字中CY7C1522JV18的情况相关联，
在CY7C1529JV18 ， 2个18位字的情况下， 2个9比特字
在CY7C1523JV18的情况下，和在壳体2的36位字
CY7C1524JV18的那个顺序突发流入或流出的
装置。
异步输入包括一个输出阻抗匹配
输入（ ZQ ） 。同步数据输出端被紧紧地匹配于
两个输出回波时钟CQ / CQ ，省去了捕获
数据分别从每个单独的DDR-II SIO SRAM存储器中
系统设计。数据输出时钟（C / C ）使最大
系统时钟与数据同步的灵活性。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
72兆位密度（ 8M ×8 ， 8M ×9 ， 4M ×18 ， 2M ×36 ）
300 MHz时钟实现高带宽
2字突发降低地址总线频率
双倍数据速率（ DDR ）接口
（在600 MHz的数据传送） ，在300兆赫
两个输入时钟（ K和K ）用于精确DDR定时
SRAM仅使用上升沿
两个输入时钟的输出数据（ C和C ） ，以减少时钟
偏差和飞行时间的不匹配
在高速路时钟（ CQ和CQ ）简化了数据采集
系统
同步内部自定时写入
DDR -II工作在1.5周期读延迟的延迟时
锁定环（DLL ）被使能
操作类似于带有1周期读延迟一个DDR -I设备
在DLL中关闭模式
与HSTL输入和输出的1.8V内核电源
可变驱动HSTL输出缓冲器
扩展HSTL输出电压（ 1.4V -V
DD
)
可在165球FBGA封装（ 15× 17 ×1.4 MM）
提供两种无铅和无无铅封装
JTAG 1149.1兼容的测试访问端口
延迟锁定环（DLL ），用于精确的数据放置
■
■
■
■
■
■
■
■
■
■
■
■
CON连接gurations
CY7C1522JV18 - 8M ×8
CY7C1529JV18 - 8M ×9
CY7C1523JV18 - 4M ×18
CY7C1524JV18 - 2M ×36
选购指南
描述
最大工作频率
最大工作电流
x8
x9
x18
x36
300兆赫
300
900
900
950
1080
250兆赫
250
800
800
800
900
单位
兆赫
mA
赛普拉斯半导体公司
文件编号： 001-44700修订版* B
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2009年7月31日
[+ ]反馈
CY7C1522JV18 ， CY7C1529JV18
CY7C1523JV18 ， CY7C1524JV18
逻辑框图（ CY7C1522JV18 ）
D
[7:0]
8
写添加。解码
阅读添加。解码
A
(21:0)
22
地址
注册
写
数据寄存器
写
数据寄存器
4M ×8阵列
4M ×8阵列
LD
控制
逻辑
读/写
C
C
CQ
K
K
DOFF
CLK
将军
读取数据寄存器。
16
8
控制
逻辑
8
注册。
注册。
注册。 8
8
读/写
V
REF
LD
NWS
[1:0]
CQ
8
Q
[7:0]
逻辑框图（ CY7C1529JV18 ）
D
[8:0]
9
写添加。解码
阅读添加。解码
A
(21:0)
22
地址
注册
写
数据寄存器
写
数据寄存器
4M ×9阵列
4M ×9阵列
LD
控制
逻辑
读/写
C
C
CQ
K
K
DOFF
CLK
将军
读取数据寄存器。
18
9
控制
逻辑
9
注册。
注册。
注册。 9
9
读/写
V
REF
LD
BWS
[0]
CQ
9
Q
[8:0]
文件编号： 001-44700修订版* B
第27 2
[+ ]反馈
CY7C1522JV18 ， CY7C1529JV18
CY7C1523JV18 ， CY7C1524JV18
逻辑框图（ CY7C1523JV18 ）
D
[17:0]
18
写添加。解码
阅读添加。解码
A
(20:0)
21
地址
注册
写
数据寄存器
写
数据寄存器
2M ×18阵列
2M ×18阵列
LD
控制
逻辑
读/写
C
C
CQ
K
K
DOFF
CLK
将军
读取数据寄存器。
36
18
控制
逻辑
18
注册。
注册。
注册。 18
18
读/写
V
REF
LD
BWS
[1:0]
CQ
18
Q
[17:0]
逻辑框图（ CY7C1524JV18 ）
D
[35:0]
36
写添加。解码
阅读添加。解码
A
(19:0)
20
地址
注册
写
数据寄存器
写
数据寄存器
1M ×18阵列
1M ×18阵列
LD
控制
逻辑
读/写
C
C
CQ
K
K
DOFF
CLK
将军
读取数据寄存器。
72
36
控制
逻辑
36
注册。
注册。
注册。 36
36
读/写
V
REF
LD
BWS
[3:0]
CQ
36
Q
[35:0]
文件编号： 001-44700修订版* B
第27 3
[+ ]反馈
CY7C1522JV18 ， CY7C1529JV18
CY7C1523JV18 ， CY7C1524JV18
引脚配置
引脚配置为CY7C1522JV18 ， CY7C1529JV18 ， CY7C1523JV18和CY7C1524JV18随之而来。
[1]
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1522JV18 （ 8M ×8 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
A
NC
NC
NC
Q4
NC
Q5
V
DDQ
NC
NC
D6
NC
NC
Q7
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
NWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
D2
NC
NC
V
REF
Q1
NC
NC
NC
NC
NC
TMS
11
CQ
Q3
D3
NC
Q2
NC
NC
ZQ
D1
NC
Q0
D0
NC
NC
TDI
CY7C1529JV18 （ 8M ×9 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
NC
NC
D5
NC
NC
D6
V
REF
NC
NC
Q7
NC
D8
NC
TCK
3
A
NC
NC
NC
Q5
NC
Q6
V
DDQ
NC
NC
D7
NC
NC
Q8
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NC
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
D3
NC
NC
V
REF
Q2
NC
NC
NC
NC
D0
TMS
11
CQ
Q4
D4
NC
Q3
NC
NC
ZQ
D2
NC
Q1
D1
NC
Q0
TDI
记
1. NC / 144M和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。
文件编号： 001-44700修订版* B
第27 4
[+ ]反馈
CY7C1522JV18 ， CY7C1529JV18
CY7C1523JV18 ， CY7C1524JV18
引脚配置
（续）
引脚配置为CY7C1522JV18 ， CY7C1529JV18 ， CY7C1523JV18和CY7C1524JV18随之而来。
[1]
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1523JV18 （ 4M ×18 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/144M
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
A
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/288M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
CY7C1524JV18 （ 2M ×36 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
NC/288M
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
A
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
D17
D16
Q16
Q15
D14
Q13
V
DDQ
D12
Q12
D11
D10
Q10
Q9
A
10
NC/144M
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
文件编号： 001-44700修订版* B
第27 5
[+ ]反馈
QQ：2880707522 复制
