【CY7C1516KV18 ， CY7C1527KV18CY7C1518KV18 ， CY7C1520】,IC型号CY7C1520KV18-333BZC,CY7C1520KV18-333BZC PDF资料,CY7C1520KV18-333BZC经销商,ic,电子元器件-51电子网

CY7C1516KV18 ， CY7C1527KV18

CY7C1518KV18 ， CY7C1520KV18

72兆位的DDR - II SRAM 2字

突发架构

特点

■

功能说明

在CY7C1516KV18 ， CY7C1527KV18 ， CY7C1518KV18和

CY7C1520KV18是1.8V同步SRAM流水线

配备了DDR- II架构。在DDR- II由一个

SRAM核心具有先进的同步外围电路和

1比特数据串计数器。读取和写入地址被锁存

在输入（K）时钟的备选上升沿。写入数据

登记在K和K。读的上升沿数据是

驱动上的C和C的上升沿如果提供，或在上升

不设置K和在K的C / C的边缘。每个地址位置

用两个8位字中CY7C1516KV18的情况相关联

和两个9位在CY7C1527KV18中迸发的情况下的话

依次移入或移出器件。突发计数器始终

开始于一个“0”，在内部CY7C1516KV18的情况下和

CY7C1527KV18 。在CY7C1518KV18和CY7C1520KV18中，

突发计数器需要在外部的至少显著位

应对突发和2个18位字的情况下，

CY7C1518KV18和的情况下，两个36位字

CY7C1520KV18依序进入或离开该装置的。

异步输入包括一个输出阻抗匹配

输入（ ZQ ）。同步数据输出（Q ，共享相同的

物理引脚作为输入的数据D）被紧密地匹配于两个

输出回波时钟CQ / CQ ，省去了单独

从每个单独的DDR SRAM的捕获系统中的数据

设计。数据输出时钟（C / C ）使最大系统

时钟和数据同步的灵活性。

所有同步输入都会通过由控制输入寄存器

K或K输入时钟。所有数据输出通过输出

在C或C （或K或K在一个时钟控制寄存器

域）的输入时钟。写操作都带有片上进行

同步自定时写电路。

72兆位密度（ 8M ×8 ， 8M ×9 ， 4M ×18 ， 2M ×36 ）

333 MHz时钟实现高带宽

2字突发降低地址总线频率

双倍数据速率（ DDR ）接口

（在666 MHz的数据传输），在333 MHz的

两个输入时钟（ K和K ）用于精确DDR定时

SRAM仅使用上升沿

两个输入时钟的输出数据（ C和C ），以减少时钟

偏差和飞行时间的不匹配

在高速路时钟（ CQ和CQ ）简化了数据采集

系统

同步内部自定时写入

DDR -II工作在1.5周期读延迟时， DOFF是

置为高电平

操作类似于DDR -I设备与1周期读延迟

当DOFF为低电平

与HSTL输入和输出的1.8V内核电源

可变驱动HSTL输出缓冲器

扩展HSTL输出电压（ 1.4V -V

DD

)

同时支持1.5V和1.8V IO电源

可在165球FBGA封装（ 13 ×15 ×1.4 MM）

提供两种无铅和无无铅封装

JTAG 1149.1兼容的测试访问端口

锁相环（ PLL），用于精确数据放置

■

CON连接gurations

CY7C1516KV18 - 8M ×8

CY7C1527KV18 - 8M ×9

CY7C1518KV18 - 4M ×18

CY7C1520KV18 - 2M ×36

表1.选择指南

描述

最大工作频率

最大工作电流

x8

x9

x18

x36

333兆赫

333

510

520

640

300兆赫

300

480

490

600

250兆赫

250

420

430

530

200兆赫

200

370

380

450

167兆赫

167

340

400

单位

兆赫

mA

赛普拉斯半导体公司

文件编号： 001-00437修订版* E

198冠军苑

圣荷西

,

CA 95134-1709

408-943-2600

修订后的2009年3月30日

[+ ]反馈

CY7C1516KV18 ， CY7C1527KV18

CY7C1518KV18 ， CY7C1520KV18

逻辑框图（ CY7C1516KV18 ）

A

(21:0)

LD

K

DOFF

22

写添加。解码

阅读添加。解码

地址

注册

写

REG

4M ×8阵列

写

REG

8

4M ×8阵列

CLK

将军

产量

逻辑

控制

读/写

C

读取数据寄存器。

16

控制

逻辑

V

REF

读/写

NWS

[1:0]

8

注册。

注册。 8

8

CQ

DQ

[7:0]

逻辑框图（ CY7C1527KV18 ）

A

(21:0)

LD

K

DOFF

22

写添加。解码

阅读添加。解码

地址

注册

写

REG

4M ×9阵列

写

REG

9

4M ×9阵列

CLK

将军

产量

逻辑

控制

读/写

C

读取数据寄存器。

18

控制

逻辑

V

REF

读/写

BWS

[0]

9

注册。

注册。 9

9

CQ

DQ

[8:0]

文件编号： 001-00437修订版* E

分页： 30 2

[+ ]反馈

CY7C1516KV18 ， CY7C1527KV18

CY7C1518KV18 ， CY7C1520KV18

逻辑框图（ CY7C1518KV18 ）

A0

BURST

逻辑

A

(21:0)

22

LD

K

21

写添加。解码

阅读添加。解码

A

(21:1)

地址

注册

写

REG

2M ×18阵列

写

REG

18

2M ×18阵列

CLK

将军

产量

逻辑

控制

读/写

C

DOFF

读取数据寄存器。

36

控制

逻辑

V

REF

读/写

BWS

[1:0]

18

注册。

注册。 18

18

CQ

DQ

[17:0]

逻辑框图（ CY7C1520KV18 ）

A0

BURST

逻辑

A

(20:0)

21

LD

K

20

写添加。解码

阅读添加。解码

A

(20:1)

地址

注册

写

REG

1M ×36阵列

写

REG

36

1M ×36阵列

CLK

将军

产量

逻辑

控制

读/写

C

DOFF

读取数据寄存器。

72

控制

逻辑

V

REF

读/写

BWS

[3:0]

36

注册。

注册。 36

36

CQ

DQ

[35:0]

文件编号： 001-00437修订版* E

第30 3

[+ ]反馈

CY7C1516KV18 ， CY7C1527KV18

CY7C1518KV18 ， CY7C1520KV18

引脚配置

引脚配置为CY7C1516KV18 ， CY7C1527KV18 ， CY7C1518KV18和CY7C1520KV18随之而来。

[1]

165球FBGA （ 13 ×15 ×1.4 MM）引脚

CY7C1516KV18 （ 8M ×8 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

A

NC

V

REF

NC

DQ6

NC

TCK

3

A

NC

DQ4

NC

DQ5

V

DDQ

NC

DQ7

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

NWS

1

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

NWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

V

REF

DQ1

NC

TMS

11

CQ

DQ3

NC

DQ2

NC

ZQ

NC

DQ0

NC

TDI

CY7C1527KV18 （ 8M ×9 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

A

NC

V

REF

NC

DQ6

NC

TCK

3

A

NC

DQ4

NC

DQ5

V

DDQ

NC

DQ7

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

NC

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

V

REF

DQ1

NC

TMS

11

CQ

DQ3

NC

DQ2

NC

ZQ

NC

DQ0

NC

DQ8

TDI

记

1. NC / 144M和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。

文件编号： 001-00437修订版* E

第30 4

[+ ]反馈

CY7C1516KV18 ， CY7C1527KV18

CY7C1518KV18 ， CY7C1520KV18

引脚配置

（续）

引脚配置为CY7C1516KV18 ， CY7C1527KV18 ， CY7C1518KV18和CY7C1520KV18随之而来。

[1]

165球FBGA （ 13 ×15 ×1.4 MM）引脚

CY7C1518KV18 （ 4M ×18 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

A

DQ9

NC

DQ12

NC

V

REF

NC

DQ15

NC

TCK

3

A

NC

DQ10

DQ11

NC

DQ13

V

DDQ

NC

DQ14

NC

DQ16

DQ17

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

BWS

1

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A0

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

DQ7

NC

V

REF

DQ4

NC

DQ1

NC

TMS

11

CQ

DQ8

NC

DQ6

DQ5

NC

ZQ

NC

DQ3

DQ2

NC

DQ0

TDI

CY7C1520KV18 （ 2M ×36 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

NC/144M

DQ27

NC

DQ29

NC

DQ30

DQ31

V

REF

NC

DQ33

NC

DQ35

NC

TCK

3

A

DQ18

DQ28

DQ19

DQ20

DQ21

DQ22

V

DDQ

DQ32

DQ23

DQ24

DQ34

DQ25

DQ26

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

BWS

2

BWS

3

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A0

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

BWS

1

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

DQ17

NC

DQ15

NC

V

REF

DQ13

DQ12

NC

DQ11

NC

DQ9

TMS

11

CQ

DQ8

DQ7

DQ16

DQ6

DQ5

DQ14

ZQ

DQ4

DQ3

DQ2

DQ1

DQ10

DQ0

TDI

文件编号： 001-00437修订版* E

第30个5

[+ ]反馈

CY7C1516KV18 ， CY7C1527KV18

CY7C1518KV18 ， CY7C1520KV18

72兆位的DDR - II SRAM 2字

突发架构

特点

■

功能说明

在CY7C1516KV18 ， CY7C1527KV18 ， CY7C1518KV18和

CY7C1520KV18是1.8V同步SRAM流水线

配备了DDR- II架构。在DDR- II由一个

SRAM核心具有先进的同步外围电路和

1比特数据串计数器。读取和写入地址被锁存

在输入（K）时钟的备选上升沿。写入数据

登记在K和K。读的上升沿数据是

驱动上的C和C的上升沿如果提供，或在上升

不设置K和在K的C / C的边缘。每个地址位置

用两个8位字中CY7C1516KV18的情况相关联

和两个9位在CY7C1527KV18中迸发的情况下的话

依次移入或移出器件。突发计数器始终

开始于一个“0”，在内部CY7C1516KV18的情况下和

CY7C1527KV18 。在CY7C1518KV18和CY7C1520KV18中，

突发计数器需要在外部的至少显著位

应对突发和2个18位字的情况下，

CY7C1518KV18和的情况下，两个36位字

CY7C1520KV18依序进入或离开该装置的。

异步输入包括一个输出阻抗匹配

输入（ ZQ ）。同步数据输出（Q ，共享相同的

物理引脚作为输入的数据D）被紧密地匹配于两个

输出回波时钟CQ / CQ ，省去了单独

从每个单独的DDR SRAM的捕获系统中的数据

设计。数据输出时钟（C / C ）使最大系统

时钟和数据同步的灵活性。

所有同步输入都会通过由控制输入寄存器

K或K输入时钟。所有数据输出通过输出

在C或C （或K或K在一个时钟控制寄存器

域）的输入时钟。写操作都带有片上进行

同步自定时写电路。

72兆位密度（ 8M ×8 ， 8M ×9 ， 4M ×18 ， 2M ×36 ）

333 MHz时钟实现高带宽

2字突发降低地址总线频率

双倍数据速率（ DDR ）接口

（在666 MHz的数据传输），在333 MHz的

两个输入时钟（ K和K ）用于精确DDR定时

SRAM仅使用上升沿

两个输入时钟的输出数据（ C和C ），以减少时钟

偏差和飞行时间的不匹配

在高速路时钟（ CQ和CQ ）简化了数据采集

系统

同步内部自定时写入

DDR -II工作在1.5周期读延迟时， DOFF是

置为高电平

操作类似于DDR -I设备与1周期读延迟

当DOFF为低电平

与HSTL输入和输出的1.8V内核电源

可变驱动HSTL输出缓冲器

扩展HSTL输出电压（ 1.4V -V

DD

)

同时支持1.5V和1.8V IO电源

可在165球FBGA封装（ 13 ×15 ×1.4 MM）

提供两种无铅和无无铅封装

JTAG 1149.1兼容的测试访问端口

锁相环（ PLL），用于精确数据放置

■

CON连接gurations

CY7C1516KV18 - 8M ×8

CY7C1527KV18 - 8M ×9

CY7C1518KV18 - 4M ×18

CY7C1520KV18 - 2M ×36

表1.选择指南

描述

最大工作频率

最大工作电流

x8

x9

x18

x36

333兆赫

333

510

520

640

300兆赫

300

480

490

600

250兆赫

250

420

430

530

200兆赫

200

370

380

450

167兆赫

167

340

400

单位

兆赫

mA

赛普拉斯半导体公司

文件编号： 001-00437修订版* E

198冠军苑

圣荷西

,

CA 95134-1709

408-943-2600

修订后的2009年3月30日

[+ ]反馈

CY7C1516KV18 ， CY7C1527KV18

CY7C1518KV18 ， CY7C1520KV18

逻辑框图（ CY7C1516KV18 ）

A

(21:0)

LD

K

DOFF

22

写添加。解码

阅读添加。解码

地址

注册

写

REG

4M ×8阵列

写

REG

8

4M ×8阵列

CLK

将军

产量

逻辑

控制

读/写

C

读取数据寄存器。

16

控制

逻辑

V

REF

读/写

NWS

[1:0]

8

注册。

注册。 8

8

CQ

DQ

[7:0]

逻辑框图（ CY7C1527KV18 ）

A

(21:0)

LD

K

DOFF

22

写添加。解码

阅读添加。解码

地址

注册

写

REG

4M ×9阵列

写

REG

9

4M ×9阵列

CLK

将军

产量

逻辑

控制

读/写

C

读取数据寄存器。

18

控制

逻辑

V

REF

读/写

BWS

[0]

9

注册。

注册。 9

9

CQ

DQ

[8:0]

文件编号： 001-00437修订版* E

分页： 30 2

[+ ]反馈

CY7C1516KV18 ， CY7C1527KV18

CY7C1518KV18 ， CY7C1520KV18

逻辑框图（ CY7C1518KV18 ）

A0

BURST

逻辑

A

(21:0)

22

LD

K

21

写添加。解码

阅读添加。解码

A

(21:1)

地址

注册

写

REG

2M ×18阵列

写

REG

18

2M ×18阵列

CLK

将军

产量

逻辑

控制

读/写

C

DOFF

读取数据寄存器。

36

控制

逻辑

V

REF

读/写

BWS

[1:0]

18

注册。

注册。 18

18

CQ

DQ

[17:0]

逻辑框图（ CY7C1520KV18 ）

A0

BURST

逻辑

A

(20:0)

21

LD

K

20

写添加。解码

阅读添加。解码

A

(20:1)

地址

注册

写

REG

1M ×36阵列

写

REG

36

1M ×36阵列

CLK

将军

产量

逻辑

控制

读/写

C

DOFF

读取数据寄存器。

72

控制

逻辑

V

REF

读/写

BWS

[3:0]

36

注册。

注册。 36

36

CQ

DQ

[35:0]

文件编号： 001-00437修订版* E

第30 3

[+ ]反馈

CY7C1516KV18 ， CY7C1527KV18

CY7C1518KV18 ， CY7C1520KV18

引脚配置

引脚配置为CY7C1516KV18 ， CY7C1527KV18 ， CY7C1518KV18和CY7C1520KV18随之而来。

[1]

165球FBGA （ 13 ×15 ×1.4 MM）引脚

CY7C1516KV18 （ 8M ×8 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

A

NC

V

REF

NC

DQ6

NC

TCK

3

A

NC

DQ4

NC

DQ5

V

DDQ

NC

DQ7

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

NWS

1

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

NWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

V

REF

DQ1

NC

TMS

11

CQ

DQ3

NC

DQ2

NC

ZQ

NC

DQ0

NC

TDI

CY7C1527KV18 （ 8M ×9 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

A

NC

V

REF

NC

DQ6

NC

TCK

3

A

NC

DQ4

NC

DQ5

V

DDQ

NC

DQ7

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

NC

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

V

REF

DQ1

NC

TMS

11

CQ

DQ3

NC

DQ2

NC

ZQ

NC

DQ0

NC

DQ8

TDI

记

1. NC / 144M和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。

文件编号： 001-00437修订版* E

第30 4

[+ ]反馈

CY7C1516KV18 ， CY7C1527KV18

CY7C1518KV18 ， CY7C1520KV18

引脚配置

（续）

引脚配置为CY7C1516KV18 ， CY7C1527KV18 ， CY7C1518KV18和CY7C1520KV18随之而来。

[1]

165球FBGA （ 13 ×15 ×1.4 MM）引脚

CY7C1518KV18 （ 4M ×18 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

A

DQ9

NC

DQ12

NC

V

REF

NC

DQ15

NC

TCK

3

A

NC

DQ10

DQ11

NC

DQ13

V

DDQ

NC

DQ14

NC

DQ16

DQ17

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

BWS

1

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A0

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

DQ7

NC

V

REF

DQ4

NC

DQ1

NC

TMS

11

CQ

DQ8

NC

DQ6

DQ5

NC

ZQ

NC

DQ3

DQ2

NC

DQ0

TDI

CY7C1520KV18 （ 2M ×36 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

NC/144M

DQ27

NC

DQ29

NC

DQ30

DQ31

V

REF

NC

DQ33

NC

DQ35

NC

TCK

3

A

DQ18

DQ28

DQ19

DQ20

DQ21

DQ22

V

DDQ

DQ32

DQ23

DQ24

DQ34

DQ25

DQ26

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

BWS

2

BWS

3

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A0

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

BWS

1

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

DQ17

NC

DQ15

NC

V

REF

DQ13

DQ12

NC

DQ11

NC

DQ9

TMS

11

CQ

DQ8

DQ7

DQ16

DQ6

DQ5

DQ14

ZQ

DQ4

DQ3

DQ2

DQ1

DQ10

DQ0

TDI

文件编号： 001-00437修订版* E

第30个5

[+ ]反馈

CY7C1516KV18 ， CY7C1527KV18

CY7C1518KV18 ， CY7C1520KV18

72兆位的DDR II SRAM 2字

突发架构

特点

■

功能说明

在CY7C1516KV18 ， CY7C1527KV18 ， CY7C1518KV18和

CY7C1520KV18是1.8 V的同步SRAM流水线

配备DDR II架构。在DDR II由一个

SRAM核心具有先进的同步外围电路和

1比特数据串计数器。读取和写入地址被锁存

在输入（K）时钟的备选上升沿。写入数据

登记在K和K。读的上升沿数据是

驱动上的C和C的上升沿如果提供，或在上升

不设置K和在K的C / C的边缘。每个地址位置

用两个8位字中CY7C1516KV18的情况相关联

和两个9位在CY7C1527KV18中迸发的情况下的话

依次移入或移出器件。突发计数器始终

开始于一个“0”，在内部CY7C1516KV18的情况下和

CY7C1527KV18 。在CY7C1518KV18和CY7C1520KV18中，

突发计数器需要在外部的至少显著位

应对突发和2个18位字的情况下，

CY7C1518KV18和的情况下，两个36位字

CY7C1520KV18依序进入或离开该装置的。

异步输入包括一个输出阻抗匹配

输入（ ZQ ）。同步数据输出（Q ，共享相同的

物理引脚作为输入的数据D）被紧密地匹配于两个

输出回波时钟CQ / CQ ，省去了单独

从每个单独的DDR SRAM的捕获系统中的数据

设计。数据输出时钟（C / C ）使最大系统

时钟和数据同步的灵活性。

所有同步输入都会通过由控制输入寄存器

K或K输入时钟。所有数据输出通过输出

在C或C （或K或K在一个时钟控制寄存器

域）的输入时钟。写操作都带有片上进行

同步自定时写电路。

72兆位密度（ 8M ×8 ， 8M ×9 ， 4M ×18 ， 2M ×36 ）

333 MHz时钟实现高带宽

双字突发降低地址总线频率

双倍数据速率（ DDR ）接口

（在666 MHz的数据传输），在333 MHz的

两个输入时钟（ K和K ）用于精确DDR定时

SRAM仅使用上升沿

两个输入时钟的输出数据（ C和C ），以减少时钟

偏差和飞行时间的不匹配

在高速路时钟（ CQ和CQ ）简化了数据采集

系统

同步内部自定时写入

DDR II工作在1.5周期读延迟时， DOFF是

置为高电平

操作类似于DDR I的设备与1周期读延迟时

DOFF为低电平

与HSTL输入和输出的1.8V内核电源

可变驱动HSTL输出缓冲器

扩展HSTL输出电压（ 1.4 V -V

DD

)

同时支持1.5 V和1.8 V IO电源

可在165球细间距球栅阵列（ FBGA ）封装

（13 ×15× 1.4毫米）

提供两种无铅和无无铅封装

JTAG 1149.1兼容的测试访问端口

锁相环（ PLL ），用于精确的数据放置

■

CON连接gurations

CY7C1516KV18 - 8M ×8

CY7C1527KV18 - 8M ×9

CY7C1518KV18 - 4M ×18

CY7C1520KV18 - 2M ×36

选购指南

描述

最大工作频率

最大工作电流

x8

x9

x18

x36

333兆赫

333

510

520

640

300兆赫

300

480

490

600

250兆赫

250

420

430

530

200兆赫

200

370

380

450

167兆赫

167

340

400

单位

兆赫

mA

赛普拉斯半导体公司

文件编号： 001-00437修订版*

198冠军苑

圣荷西

,

CA 95134-1709

408-943-2600

修订后的2011年4月10日

[+ ]反馈

CY7C1516KV18 ， CY7C1527KV18

CY7C1518KV18 ， CY7C1520KV18

逻辑框图（ CY7C1516KV18 ）

A

(21:0)

LD

K

DOFF

22

写添加。解码

阅读添加。解码

地址

注册

写

REG

4M ×8阵列

写

REG

8

4M ×8阵列

CLK

将军

产量

逻辑

控制

读/写

C

读取数据寄存器。

16

控制

逻辑

V

REF

读/写

NWS

[1:0]

8

注册。

注册。 8

8

CQ

DQ

[7:0]

逻辑框图（ CY7C1527KV18 ）

A

(21:0)

LD

K

DOFF

22

写添加。解码

阅读添加。解码

地址

注册

写

REG

4M ×9阵列

写

REG

9

4M ×9阵列

CLK

将军

产量

逻辑

控制

读/写

C

读取数据寄存器。

18

控制

逻辑

V

REF

读/写

BWS

[0]

9

注册。

注册。 9

9

CQ

DQ

[8:0]

文件编号： 001-00437修订版*

第33 2

[+ ]反馈

CY7C1516KV18 ， CY7C1527KV18

CY7C1518KV18 ， CY7C1520KV18

逻辑框图（ CY7C1518KV18 ）

A0

BURST

逻辑

A

(21:0)

22

LD

K

21

写添加。解码

阅读添加。解码

A

(21:1)

地址

注册

写

REG

2M ×18阵列

写

REG

18

2M ×18阵列

CLK

将军

产量

逻辑

控制

读/写

C

DOFF

读取数据寄存器。

36

控制

逻辑

V

REF

读/写

BWS

[1:0]

18

注册。

注册。 18

18

CQ

DQ

[17:0]

逻辑框图（ CY7C1520KV18 ）

A0

BURST

逻辑

A

(20:0)

21

LD

K

20

写添加。解码

阅读添加。解码

A

(20:1)

地址

注册

写

REG

1M ×36阵列

写

REG

36

1M ×36阵列

CLK

将军

产量

逻辑

控制

读/写

C

DOFF

读取数据寄存器。

72

控制

逻辑

V

REF

读/写

BWS

[3:0]

36

注册。

注册。 36

36

CQ

DQ

[35:0]

文件编号： 001-00437修订版*

第33 3

[+ ]反馈

CY7C1516KV18 ， CY7C1527KV18

CY7C1518KV18 ， CY7C1520KV18

引脚配置................................................ ............. 5

165球FBGA （ 13 ×15 ×1.4 MM）引脚.................. 5

引脚定义................................................ .................. 7

功能概述................................................ ........ 9

读操作................................................ ......... 9

写操作................................................ ......... 9

写字节操作............................................... 9 ..

单时钟模式下............................................... 9 .......

DDR操作................................................ ............ 9

深度扩展................................................ ......... 9

可编程阻抗........................................ 10

随路时钟................................................ .............. 10

PLL ................................................. ........................... 10

应用实例................................................ ...... 10

真值表................................................ ...................... 11

突发地址表

（ CY7C1518KV18 ， CY7C1520KV18 ） ................................ 11

写周期说明............................................... 11

写周期说明............................................... 12

IEEE 1149.1串行边界扫描（ JTAG ） .................. 13

禁用JTAG特性...................................... 13

测试访问端口测试时钟................................... 13

测试模式选择（ TMS ） ........................................... 13

测试数据输入（ TDI ） ........................................... .......... 13

测试数据输出（ TDO ） ........................................... ...... 13

执行TAP复位........................................... 13

TAP寄存器................................................ ........... 13

TAP指令集............................................... .... 13

TAP控制器状态图....................................... 15

TAP控制器框图...................................... 16

TAP电气特性...................................... 16

TAP交流开关特性...............................

TAP时序和测试条件..................................

识别寄存器定义................................

扫描寄存器大小............................................... ........

指令代码................................................ ...........

边界扫描顺序............................................... .....

在DDR II SRAM电顺序...........................

开机顺序............................................... ..

PLL限制................................................ .........

最大额定值................................................ ...........

经营范围................................................ ............

中子软错误免疫性.........................................

电气特性..............................................

直流电气特性.....................................

AC电气特性.....................................

电容................................................. ...................

热阻................................................ .......

开关特性.............................................

开关波形................................................ ....

订购信息................................................ ....

订购代码定义...........................................

包图................................................ ...........

与缩略语................................................. .......................

文档约定................................................ 。

计量单位............................................... ........

文档历史记录页............................................... ..

销售，解决方案和法律信息......................

全球销售和设计支持.......................

产品................................................. ...................

的PSoC解决方案................................................ .........

17

18

19

20

21

23

24

25

27

28

29

30

31

32

33

文件编号： 001-00437修订版*

第33 4

[+ ]反馈

CY7C1516KV18 ， CY7C1527KV18

CY7C1518KV18 ， CY7C1520KV18

引脚配置

引脚配置为CY7C1516KV18 ， CY7C1527KV18 ， CY7C1518KV18和CY7C1520KV18随之而来。

[1]

165球FBGA （ 13 ×15 ×1.4 MM）引脚

CY7C1516KV18 （ 8M ×8 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

A

NC

V

REF

NC

DQ6

NC

TCK

3

A

NC

DQ4

NC

DQ5

V

DDQ

NC

DQ7

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

NWS

1

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

NWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

V

REF

DQ1

NC

TMS

11

CQ

DQ3

NC

DQ2

NC

ZQ

NC

DQ0

NC

TDI

CY7C1527KV18 （ 8M ×9 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

A

NC

V

REF

NC

DQ6

NC

TCK

3

A

NC

DQ4

NC

DQ5

V

DDQ

NC

DQ7

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

NC

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

A

NC

V

REF

DQ1

NC

TMS

11

CQ

DQ3

NC

DQ2

NC

ZQ

NC

DQ0

NC

DQ8

TDI

记

1. NC / 144M和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。

文件编号： 001-00437修订版*

第33 5

[+ ]反馈