CY7C1484V33
CY7C1485V33
72兆位（ 2M ×36 / 4M ×18 ）流水线
DCD同步SRAM
特点
支持总线运行在高达250MHz的
可用速度等级是250 ， 200 ，和167 MHz的
注册的输入和输出的流水线操作
最佳性能（双循环取消选择）
深度扩展无等待状态
3.3V内核电源（V
DD
)
2.5V / 3.3V IO操作
快时钟到输出时间
- 3.0纳秒（ 250 MHz器件）
提供高性能3-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
CY7C1484V33
,
CY7C1485V33可用
JEDEC标准的无铅100引脚TQFP无铅和
非无铅165球FBGA封装
IEEE 1149.1 JTAG兼容的边界扫描
“ ZZ ”睡眠模式选项
功能说明
[1]
该CY7C1484V33 / CY7C1485V33 SRAM集成2M X
36 / 4M ×18的SRAM单元有先进的同步
外围电路和一个2位计数器，对内部突发
操作。所有同步输入是通过寄存器门
由一个正沿触发时钟输入（CLK）控制的。该
同步输入包括所有地址，所有的数据输入，
地址流水线芯片使能（ CE
1
） ，深度扩展芯片
启用（ CE
2
和CE
3
） ，突发控制输入（ ADSC ， ADSP ，
和ADV ） ，写入启用（ BW
X
和BWE ）和全局写
（GW） 。异步输入包括输出使能（ OE ）
和ZZ引脚。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
地址，数据输入，并写入控制记录片
启动自定时写周期。这部分支持字节写
行动（见
第5页的“引脚定义”
和
“真值表”
第8页
对于进一步的细节） 。写周期可以是一到四
宽字节的字节写控制输入的控制。 GW
低电平有效使写入所有字节。该设备断路器中
porates额外的流水线使能寄存器，延迟
关闭输出缓冲的额外周期时
取消是executed.This功能使深度扩展
没有惩罚的系统性能。
该CY7C1484V33 / CY7C1485V33从+ 3.3V工作
核心供电，而所有输出与+ 3.3V或操作
+ 2.5V供电。所有输入和输出都符合JEDEC标准
JESD8-5-compatible.
选购指南
250兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
3.0
500
120
200兆赫
3.0
500
120
167兆赫
3.4
450
120
单位
ns
mA
mA
记
1.为了达到最佳做法的建议，请参阅赛普拉斯应用笔记
AN1064 ， SRAM系统的指导。
赛普拉斯半导体公司
文件编号： 38-05285牧师* G
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年5月1日
[+ ]反馈
CY7C1484V33
CY7C1485V33
逻辑框图 - CY7C1484V33 （ 2M ×36 ）
A 0,A1,A
地址
注册
2 A[1:0]
模式
ADV
CLK
BURST
逻辑
Q1
计数器
CLR
ADSC
ADSP
BW
D
DQ
D,
DQP
D
字节
写注册
DQ
c
， DQP
C
字节
写注册
DQ
B
， DQP
B
字节
写注册
DQ
A,
DQP
A
字节
写注册
启用
注册
Q0
DQ
D,
DQP
D
字节
写入驱动器
DQ
c
， DQP
C
字节
写入驱动器
DQ
B
， DQP
B
字节
写入驱动器
DQ
A,
DQP
A
字节
写入驱动器
内存
ARRAY
SENSE
安培
BW
C
产量
注册
产量
缓冲器
E
BW
B
的DQ
DQP
A
DQP
B
DQP
C
DQP
D
BW
A
BWE
GW
CE
1
CE
2
CE
3
OE
流水线
启用
输入
注册
ZZ
睡觉
控制
逻辑框图 - CY7C1485V33 （ 4M ×18 ）
A 0, A1, A
地址
注册
2
A
[1:0]
模式
ADV
CLK
Q1
BURST
计数器
逻辑
CLR
Q0
ADSC
ADSP
DQ
B,
DQP
B
字节
写注册
DQ
A ,
DQP
A
字节
写注册
启用
注册
DQ
B ,
DQP
B
字节
写入驱动器
DQ
A,
DQP
A
字节
写入驱动器
内存
ARRAY
SENSE
安培
BW
B
产量
注册
产量
缓冲器
E
DQ
s,
DQP
A
DQP
B
BW
A
BWE
GW
CE
1
CE
2
CE
3
OE
流水线
启用
输入
注册
ZZ
睡觉
控制
文件编号： 38-05285牧师* G
第26 2
[+ ]反馈
CY7C1484V33
CY7C1485V33
销刀豆网络gurations
（续）
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1484V33 （ 2M ×36 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC/288M
NC/144M
DQP
C
DQ
C
DQ
C
DQ
C
DQ
C
NC
DQ
D
DQ
D
DQ
D
DQ
D
DQP
D
NC
模式
2
A
A
NC
DQ
C
DQ
C
DQ
C
DQ
C
NC
DQ
D
DQ
D
DQ
D
DQ
D
NC
A
3
CE
1
CE
2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BW
C
BW
D
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
5
BW
B
BW
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDI
TMS
6
CE
3
CLK
7
BWE
GW
V
SS
8
ADSC
OE
9
ADV
ADSP
V
DDQ
10
A
A
NC/1G
DQ
B
DQ
B
DQ
B
DQ
B
NC
DQ
A
DQ
A
DQ
A
DQ
A
NC
A
A
11
NC
NC/576M
DQP
B
DQ
B
DQ
B
DQ
B
DQ
B
ZZ
DQ
A
DQ
A
DQ
A
DQ
A
DQP
A
A
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
A1
A0
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDO
TCK
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
A
A
A
CY7C1485V33 （ 4M ×18 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC/288M
NC/144M
NC
NC
NC
NC
NC
NC
DQ
B
DQ
B
DQ
B
DQ
B
DQP
B
NC
模式
2
A
A
NC
DQ
B
DQ
B
DQ
B
DQ
B
NC
NC
NC
NC
NC
NC
A
3
CE
1
CE
2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BW
B
NC
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
5
NC
BW
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
‘V
SS
V
SS
V
SS
V
SS
NC
TDI
TMS
6
CE
3
CLK
7
BWE
GW
8
ADSC
OE
9
ADV
ADSP
10
A
A
NC/1G
NC
NC
NC
NC
NC
DQ
A
DQ
A
DQ
A
DQ
A
NC
A
A
11
A
NC/576M
DQP
A
DQ
A
DQ
A
DQ
A
DQ
A
ZZ
NC
NC
NC
NC
NC
A
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
A1
A0
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDO
TCK
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
A
A
A
文件编号： 38-05285牧师* G
第26 4
[+ ]反馈
CY7C1484V33
CY7C1485V33
引脚德网络nitions
引脚名称
A
0
, A
1
, A
IO
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
描述
用于选择的地址位置中的一个地址输入。
取样在上升
在CLK的边缘，如果ADSP ADSC或低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。
A 1： A 0被馈送到2位计数器。
字节写选择输入，低电平有效。
合格与BWE进行字节写入到
SRAM 。采样在CLK的上升沿。
全局写使能输入，低电平有效。
当CLK的上升沿置为低电平，
一个全球性的写操作进行的（所有字节写入的值，无论在BW
X
和
BWE ） 。
字节写使能输入，低电平有效。
采样在CLK的上升沿。此信号必须
被拉低，进行字节写操作。
时钟输入。
用于捕获所有的同步输入到设备中。还用于增加
当ADV是一阵操作过程中低电平突发计数器。
芯片使能1输入，低电平有效。
采样在CLK的上升沿。配合使用
与CE
2
和CE
3
选择或取消选择该设备。如果CE ADSP被忽略
1
为HIGH 。 CE
1
is
只有当一个新的外部地址被装入取样。
芯片使能2输入，高电平有效。
采样在CLK的上升沿。配合使用
与CE
1
和CE
3
选择或取消选择该设备。 CE
2
被采样，只有当新的外部
地址被加载。
芯片使能3输入，低电平有效。
采样在CLK的上升沿。配合使用
与CE
1
和CE
2
选择或取消选择该设备。 CE
3
被采样，只有当新的外部
地址被加载。
输出使能，异步输入，低电平有效。
控制的IO引脚的方向。
当低，在IO引脚用作输出。当拉高高， DQ引脚为三态，
并作为输入数据引脚。 OE是在一个读周期的第一个时钟出现时掩蔽
从取消选择状态。
提前输入信号，采样CLK ，低电平有效的上升沿。
当
断言，它会自动增加一个突发周期的地址。
地址选通的处理器，采样CLK ，低电平有效的上升沿。
当置为低电平，呈现给设备地址被捕获在地址
寄存器。 A1 ： A0也加载到爆计数器。当ADSP和ADSC都
断言，只有ADSP是公认的。 ASDP被忽略时， CE
1
被拉高高。
地址选通脉冲从控制器，采样CLK ，低电平有效的上升沿。
当置为低电平，呈现给设备地址被捕获在地址
寄存器。 A1 ： A0也加载到爆计数器。当ADSP和ADSC都
断言，只有ADSP是公认的。
ZZ “休眠”输入，高电平有效。
当置为高电平，将器件置于一个
非时间关键的“休眠”状态与数据完整性保护。对于正常操作，这
引脚为低电平或悬空。 ZZ引脚具有内部上拉下来。
双向数据IO线。
作为输入，它们馈入一个片上的数据的寄存器，它是
由CLK的上升沿触发。作为输出，它们提供包含在存储器中的数据
通过在读周期的前一个时钟的上升呈现的地址指定的位置。
销的方向由OE控制。当OE是低电平时，引脚的行为
为输出。高电平时， DQS和DQP
X
被放置在一个三态条件。
电源输入到该装置的核心。
地面的装置的核心。
地面为IO电路。
BW
A
， BW
B
BW
C
， BW
D
GW
BWE
CLK
CE
1
CE
2
CE
3
OE
ADV
ADSP
输入 -
同步
输入 -
同步
ADSC
输入 -
同步
ZZ
输入 -
异步
IO-
同步
的DQ ， DQPs
V
DD
V
SS
V
SSQ[2]
V
DDQ
电源
地
IO地
IO电源
电源为IO电路。
记
2.适用于TQFP封装。对于BGA封装V
SS
作为地面换芯和IO电路。
文件编号： 38-05285牧师* G
第26 5
[+ ]反馈
QQ：2881677436 复制
