初步
CY7C1484V33
CY7C1485V33
2M ×36 / 4M x 18位流水线DCD SRAM
特点
快时钟速度: 250 ,200,和167兆赫
提供高性能3-1-1-1接入速率
快速访问时间: 2.6 , 3.0 ,和3.4纳秒
最适合深度拓展
单3.3V -5 %至+ 5 %电源V
DD
单独的V
DDQ
为3.3V或2.5V
常见的数据输入和数据输出
字节写使能和全局写控制
芯片启用地址管道
地址,数据和控制寄存器
内部自定时写周期
突发控制引脚(交错或线性爆裂
序)
针对便携式应用自动断电
高密度,高速包
针对BGA封装的版本JTAG边界扫描
可在119球BGA凸点和100引脚TQFP
包( CY7C1484V33和CY7C1485V33 ) 。
165球FBGA将在有机会的基础课程。
(请联系赛普拉斯销售或营销)
内部突发操作。所有的同步输入端通过门控
由一个正沿触发时钟输入控制寄存器
(CLK) 。同步输入包括所有地址,所有的数据
输入地址流水线芯片使能( CE ) ,突发控制
输入( ADSC , ADSP和ADV ) ,写入启用( BW
a
, BW
b
,
BW
c
, BW
d
和BWE )和全局写( GW ) 。
异步输入包括输出使能( OE )和
突发模式控制( MODE ) 。的数据( DQX )和数据
奇偶校验( DPX )输出,通过OE启用,也是异步的。
DQA , B,C , D和DPA , B, C,D适用于CY7C1484V33和DQA ,B
和DPA ,B适用于CY7C1485V33 。的a,b ,c和d每一个都是
8位宽中的DQ的情况下与宽的情况下,一个比特
的DP 。
地址和芯片使注册的任
地址状态处理器( ADSP )或地址状态
控制器( ADSC )输入引脚。随后一阵地址
可以在内部产生的突发超前作为控制
销( ADV ) 。
地址,数据输入,并写入控制记录片
启动自定时写周期。写周期可以是一个
4个字节宽的写控制输入作为控制。
单个字节写入允许写入单个字节。 BW
a
控制DQA和DPA 。 BW
b
控制DQB和DPB 。 BW
c
控制DQC和DPD 。 BW
d
控制DQ和DPD 。 BW
a
, BW
b
,
BW
c
, BW
d
可以活动只有BWE为低。 GW是
低导致要写入的所有字节。写直通
功能允许在该输出写入可用数据
立即一个读周期。该器件还集成了
流水线使能电路,易于扩展的深度不
惩罚系统性能。
该CY7C1484V33 / CY7C1485V33都是双循环
取消CY7C1484V33的parts.All输入和输出,
CY7C1485V33是JEDEC标准JESD8-5兼容。
功能说明
赛普拉斯同步突发SRAM家庭使用
高速,低功耗的CMOS设计采用了先进的
单层多晶硅三层金属工艺。每
存储单元由六个晶体管。
该CY7C1484V33和CY7C1485V33集成的SRAM
2097152 × 36 / 4194304 × 18的SRAM单元具有先进
同步外围电路和一个2位计数器,用于
选购指南
CY7C1484V33-
250
CY7C1485V33-
250
最大访问时间
最大工作电流
最大的CMOS待机电流
阴影区域包含预览。
CY7C1484V33-
200
CY7C1485V33-
200
3.0
待定
待定
CY7C1484V33-
167
CY7C1485V33-
167
3.4
待定
待定
单位
ns
mA
mA
2.6
待定
待定
赛普拉斯半导体公司
文件编号: 38-05285修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年1月18日
初步
销刀豆网络gurations
(续)
165球FBGA凹凸(这个包提供的机会的基础上)
CY7C1484V33 ( 2M × 36 ) -11 × 15的FBGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
DPC
DQC
DQC
DQC
DQC
NC
DQD
DQD
DQD
DQD
DPD
NC
模式
CY7C1484V33
CY7C1485V33
2
A
A
NC
DQC
DQC
DQC
DQC
V
SS
DQD
DQD
DQD
DQD
NC
A
A
3
CE
1
CE
2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BW
c
BW
d
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
5
BW
b
BW
a
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDI
TMS
6
CE
3
CLK
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
A1
A0
7
BWE
GW
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
TDO
TCK
8
ADSC
OE
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
9
ADV
ADSP
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
10
A
A
NC
DQB
DQB
DQB
DQB
NC
DQA
DQA
DQA
DQA
NC
A
A
11
NC
144M
DPB
DQB
DQB
DQB
DQB
ZZ
DQA
DQA
DQA
DQA
DPA
A
A
CY7C1485V33 ( 4M × 18 ) -11 × 15的FBGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
NC
NC
NC
NC
NC
NC
DQB
DQB
DQB
DQB
DPB
NC
模式
2
A
A
NC
DQB
DQB
DQB
DQB
V
SS
NC
NC
NC
NC
NC
A
A
3
CE
1
CE
2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BW
b
NC
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
5
NC
BW
a
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDI
TMS
6
CE
3
CLK
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
A1
A0
7
BWE
GW
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
TDO
TCK
8
ADSC
OE
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
9
ADV
ADSP
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
10
A
A
NC
NC
NC
NC
NC
NC
DQA
DQA
DQA
DQA
NC
A
A
11
A
144M
DPA
DQA
DQA
DQA
DQA
ZZ
NC
NC
NC
NC
NC
A
A
引脚德网络nitions
引脚名称
A0
A1
A
BW
a
BW
b
BW
c
BW
d
GW
I / O
输入 -
同步
输入 -
同步
引脚说明
用于选择的地址位置中的一个地址输入。
采样上升沿
如果ADSP ADSC或低电平有效的CLK和CE认证
1,
CE
2
和CE
3
采样活跃。一
[1:0]
喂2位计数器。
字节写选择输入,低电平有效。
合格与BWE进行字节写入到
SRAM 。采样在CLK的上升沿。
输入 -
同步
全局写使能输入,低电平有效。
当在CLK ,一个上升沿置位低
全局写进行(所有字节写入,无论价值的BW
A,B , C,D
和
BWE ) 。
文件编号: 38-05285修订版**
第29页5
初步
CY7C1484V33
CY7C1485V33
2M ×36 / 4M x 18位流水线DCD SRAM
特点
快时钟速度: 250 ,200,和167兆赫
提供高性能3-1-1-1接入速率
快速访问时间: 2.6 , 3.0 ,和3.4纳秒
最适合深度拓展
单3.3V -5 %至+ 5 %电源V
DD
单独的V
DDQ
为3.3V或2.5V
常见的数据输入和数据输出
字节写使能和全局写控制
芯片启用地址管道
地址,数据和控制寄存器
内部自定时写周期
突发控制引脚(交错或线性爆裂
序)
针对便携式应用自动断电
高密度,高速包
针对BGA封装的版本JTAG边界扫描
可在119球BGA凸点和100引脚TQFP
包( CY7C1484V33和CY7C1485V33 ) 。
165球FBGA将在有机会的基础课程。
(请联系赛普拉斯销售或营销)
内部突发操作。所有的同步输入端通过门控
由一个正沿触发时钟输入控制寄存器
(CLK) 。同步输入包括所有地址,所有的数据
输入地址流水线芯片使能( CE ) ,突发控制
输入( ADSC , ADSP和ADV ) ,写入启用( BW
a
, BW
b
,
BW
c
, BW
d
和BWE )和全局写( GW ) 。
异步输入包括输出使能( OE )和
突发模式控制( MODE ) 。的数据( DQX )和数据
奇偶校验( DPX )输出,通过OE启用,也是异步的。
DQA , B,C , D和DPA , B, C,D适用于CY7C1484V33和DQA ,B
和DPA ,B适用于CY7C1485V33 。的a,b ,c和d每一个都是
8位宽中的DQ的情况下与宽的情况下,一个比特
的DP 。
地址和芯片使注册的任
地址状态处理器( ADSP )或地址状态
控制器( ADSC )输入引脚。随后一阵地址
可以在内部产生的突发超前作为控制
销( ADV ) 。
地址,数据输入,并写入控制记录片
启动自定时写周期。写周期可以是一个
4个字节宽的写控制输入作为控制。
单个字节写入允许写入单个字节。 BW
a
控制DQA和DPA 。 BW
b
控制DQB和DPB 。 BW
c
控制DQC和DPD 。 BW
d
控制DQ和DPD 。 BW
a
, BW
b
,
BW
c
, BW
d
可以活动只有BWE为低。 GW是
低导致要写入的所有字节。写直通
功能允许在该输出写入可用数据
立即一个读周期。该器件还集成了
流水线使能电路,易于扩展的深度不
惩罚系统性能。
该CY7C1484V33 / CY7C1485V33都是双循环
取消CY7C1484V33的parts.All输入和输出,
CY7C1485V33是JEDEC标准JESD8-5兼容。
功能说明
赛普拉斯同步突发SRAM家庭使用
高速,低功耗的CMOS设计采用了先进的
单层多晶硅三层金属工艺。每
存储单元由六个晶体管。
该CY7C1484V33和CY7C1485V33集成的SRAM
2097152 × 36 / 4194304 × 18的SRAM单元具有先进
同步外围电路和一个2位计数器,用于
选购指南
CY7C1484V33-
250
CY7C1485V33-
250
最大访问时间
最大工作电流
最大的CMOS待机电流
阴影区域包含预览。
CY7C1484V33-
200
CY7C1485V33-
200
3.0
待定
待定
CY7C1484V33-
167
CY7C1485V33-
167
3.4
待定
待定
单位
ns
mA
mA
2.6
待定
待定
赛普拉斯半导体公司
文件编号: 38-05285修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年1月18日
初步
销刀豆网络gurations
(续)
165球FBGA凹凸(这个包提供的机会的基础上)
CY7C1484V33 ( 2M × 36 ) -11 × 15的FBGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
DPC
DQC
DQC
DQC
DQC
NC
DQD
DQD
DQD
DQD
DPD
NC
模式
CY7C1484V33
CY7C1485V33
2
A
A
NC
DQC
DQC
DQC
DQC
V
SS
DQD
DQD
DQD
DQD
NC
A
A
3
CE
1
CE
2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BW
c
BW
d
V
SS
V
DD
V
DD
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V
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V
DD
V
DD
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DD
V
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SS
A
A
5
BW
b
BW
a
V
SS
V
SS
V
SS
V
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V
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V
SS
V
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V
SS
V
SS
V
SS
NC
TDI
TMS
6
CE
3
CLK
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
A1
A0
7
BWE
GW
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
TDO
TCK
8
ADSC
OE
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
9
ADV
ADSP
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
10
A
A
NC
DQB
DQB
DQB
DQB
NC
DQA
DQA
DQA
DQA
NC
A
A
11
NC
144M
DPB
DQB
DQB
DQB
DQB
ZZ
DQA
DQA
DQA
DQA
DPA
A
A
CY7C1485V33 ( 4M × 18 ) -11 × 15的FBGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
NC
NC
NC
NC
NC
NC
DQB
DQB
DQB
DQB
DPB
NC
模式
2
A
A
NC
DQB
DQB
DQB
DQB
V
SS
NC
NC
NC
NC
NC
A
A
3
CE
1
CE
2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
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NC
V
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V
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4
BW
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V
DD
V
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V
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DD
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A
A
5
NC
BW
a
V
SS
V
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SS
V
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V
SS
V
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V
SS
V
SS
V
SS
V
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NC
TDI
TMS
6
CE
3
CLK
V
SS
V
SS
V
SS
V
SS
V
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V
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V
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V
SS
A
A1
A0
7
BWE
GW
V
SS
V
SS
V
SS
V
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V
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V
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V
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V
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V
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V
SS
TDO
TCK
8
ADSC
OE
V
SS
V
DD
V
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SS
A
A
9
ADV
ADSP
V
DDQ
V
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V
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V
DDQ
NC
V
DDQ
V
DDQ
V
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V
DDQ
V
DDQ
A
A
10
A
A
NC
NC
NC
NC
NC
NC
DQA
DQA
DQA
DQA
NC
A
A
11
A
144M
DPA
DQA
DQA
DQA
DQA
ZZ
NC
NC
NC
NC
NC
A
A
引脚德网络nitions
引脚名称
A0
A1
A
BW
a
BW
b
BW
c
BW
d
GW
I / O
输入 -
同步
输入 -
同步
引脚说明
用于选择的地址位置中的一个地址输入。
采样上升沿
如果ADSP ADSC或低电平有效的CLK和CE认证
1,
CE
2
和CE
3
采样活跃。一
[1:0]
喂2位计数器。
字节写选择输入,低电平有效。
合格与BWE进行字节写入到
SRAM 。采样在CLK的上升沿。
输入 -
同步
全局写使能输入,低电平有效。
当在CLK ,一个上升沿置位低
全局写进行(所有字节写入,无论价值的BW
A,B , C,D
和
BWE ) 。
文件编号: 38-05285修订版**
第29页5