初步
CY7C1470V33
CY7C1472V33
CY7C1474V33
72兆位（ 2M ×36 / 4M ×18 / 1M X 72 ）流水线
SRAM与NOBL 架构
特点
引脚兼容和功能上等同于ZBT
支持250 - MHz的零等待状态的总线操作
- 可用的速度等级是250 ， 200 ，和167 MHz的
内部自定时输出缓冲控制，以消除
需要使用异步OE
完全注册（输入和输出）的流水线
手术
字节写能力
单3.3V电源
3.3V / 2.5V的I / O电源
快速时钟到输出时间
- 3.0纳秒（ 250 - MHz器件）
- 3.0纳秒（ 200 - MHz器件）
- 3.4纳秒（ 167 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
CY7C1470V33和CY7C1472V33提供无铅
100 TQFP和165球FBGA封装。 CY7C1474V33
在209球FBGA封装
IEEE 1149.1 JTAG边界扫描兼容
连拍能力直线或交错突发订单
“ZZ”睡眠模式选项和停止时钟选项
功能说明
该CY7C1470V33 ， CY7C1472V33和CY7C1474V33是
3.3V ， 2M ×36 / 4M ×18 / 1M X 72同步流水线突发
静态存储器与无总线延迟 （ NOBL ）的逻辑，分别。
它们被设计为支持真正的无限背到背
读/写操作，无等待状态。该
CY7C1470V33 ， CY7C1472V33和CY7C1474V33是
配备有需要启用高级（ NOBL ）逻辑
数据传输是连续读/写操作
ferred在每个时钟周期。该功能极大地提高了
的数据吞吐量的系统中需要频繁
读/写转换。该CY7C1470V33 ， CY7C1472V33 ，
和CY7C1474V33引脚兼容和功能equiv-
alent到ZBT设备。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能（ CEN ）信号的资格，
其中，当去断言暂停操作并延长了
先前时钟周期。
写操作是通过字节写选择控制
（ BW
a
-BW
h
对于CY7C1474V33 ， BW
a
-BW
d
对于CY7C1470V33
和BW
a
-BW
b
对于CY7C1472V33 ）和写使能（WE ）
输入。所有的写操作都带有片上同步进行
自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图， CY7C1470V33 （ 2M ×36 ）
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册1
写地址
注册2
C
ADV / LD
BW
a
BW
b
BW
c
BW
d
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
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F
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E
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DQP
a
DQP
b
DQP
c
DQP
d
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
赛普拉斯半导体公司
文件编号： 38-05289牧师* E
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年11月23日
初步
逻辑框图， CY7C1474V33 （ 1M X 72 ）
A0, A1, A
模式
CLK
CEN
C
写地址
注册1
CY7C1470V33
CY7C1472V33
CY7C1474V33
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册2
ADV / LD
BW
a
BW
b
BW
c
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d
BW
e
BW
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g
BW
h
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
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DQP
a
DQP
b
DQP
c
DQP
d
DQP
e
DQP
f
DQP
g
DQP
h
WE
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
逻辑框图， CY7C1472V33 （ 4M ×18 ）
A0, A1, A
模式
CLK
CEN
C
写地址
注册1
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册2
ADV / LD
BW
a
BW
b
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
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B
U
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F
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S
的DQ
DQP
a
DQP
b
E
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
选购指南
CY7C1470V33-250 CY7C1470V33-200 CY7C1470V33-167
CY7C1472V33-250 CY7C1472V33-200 CY7C1472V33-167
CY7C1474V33-250 CY7C1474V33-200 CY7C1474V33-167
最大访问时间
最大工作电流
最大的CMOS待机电流
3.0
500
120
3.0
500
120
3.4
450
120
单位
ns
mA
mA
阴影区域包含预览。
请联系您当地的赛普拉斯销售代表对这些部件的可用性。
文件编号： 38-05289牧师* E
第28 2
CY7C1470V33
CY7C1472V33
CY7C1474V33
72兆位（ 2M ×36 / 4M ×18 / 1M X 72 ）
流水线SRAM与NOBL 架构
特点
引脚兼容和功能上等同于ZBT
支持250 - MHz的零等待状态的总线操作
可用的速度等级为250 ， 200和167 MHz的
内部自定时输出缓冲控制，以消除
需要使用异步OE
完全注册（输入和输出）的流水线
手术
字节写能力
单3.3V电源
3.3V / 2.5V的I / O电源
快速时钟到输出时间
- 3.0纳秒（ 250 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
CY7C1470V33 ， CY7C1472V33可用
JEDEC标准的无铅100引脚TQFP ，无铅和
非无铅165球FBGA封装。 CY7C1474V33
在可用的无铅和无无铅209球FBGA
包
IEEE 1149.1 JTAG边界扫描兼容
连拍能力直线或交错突发订单
“ZZ”睡眠模式选项和停止时钟选项
功能说明
该CY7C1470V33 ， CY7C1472V33和CY7C1474V33是
3.3V ， 2M ×36 / 4M ×18 / 1M X 72同步流水线突发
静态存储器与无总线延迟 （ NOBL ）的逻辑，分别。
它们被设计为支持真正的无限背到背
读/写操作，无等待状态。该
CY7C1470V33 ， CY7C1472V33和CY7C1474V33是
配备有需要启用高级（ NOBL ）逻辑
数据传输是连续读/写操作
ferred在每个时钟周期。该功能极大地提高了
的数据吞吐量的系统中需要频繁
读/写转换。该CY7C1470V33 ， CY7C1472V33 ，
和CY7C1474V33引脚兼容和功能equiv-
alent到ZBT设备。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能（ CEN ）信号的资格，
其中，当去断言暂停操作并延长了
先前时钟周期。
写操作是通过字节写选择控制
（ BW
a
-BW
h
对于CY7C1474V33 ， BW
a
-BW
d
对于CY7C1470V33
和BW
a
-BW
b
对于CY7C1472V33 ）和写使能（WE ）
输入。所有的写操作都带有片上同步进行
自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图， CY7C1470V33 （ 2M ×36 ）
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册1
写地址
注册2
C
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BW
a
BW
b
BW
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写入注册表
与数据一致性
控制逻辑
写
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内存
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DQP
a
DQP
b
DQP
c
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d
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
赛普拉斯半导体公司
文件编号： 38-05289牧师* I
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年6月20日
[+ ]反馈
CY7C1470V33
CY7C1472V33
CY7C1474V33
逻辑框图， CY7C1472V33 （ 4M ×18 ）
A0, A1, A
模式
CLK
CEN
C
写地址
注册1
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册2
ADV / LD
BW
a
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写入注册表
与数据一致性
控制逻辑
写
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内存
ARRAY
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DQP
a
DQP
b
E
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
逻辑框图， CY7C1474V33 （ 1M X 72 ）
A0, A1, A
模式
CLK
CEN
C
写地址
注册1
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册2
ADV / LD
BW
a
BW
b
BW
c
BW
d
BW
e
BW
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BW
g
BW
h
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
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DQP
a
DQP
b
DQP
c
DQP
d
DQP
e
DQP
f
DQP
g
DQP
h
WE
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
选购指南
最大访问时间
最大工作电流
最大的CMOS待机电流
250兆赫
3.0
500
120
200兆赫
3.0
500
120
167兆赫
3.4
450
120
单位
ns
mA
mA
文件编号： 38-05289牧师* I
第29页2
[+ ]反馈
CY7C1470V33
CY7C1472V33
CY7C1474V33
销刀豆网络gurations
（续）
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1470V33 （ 2M ×36 ）
1
A
B
C
D
E
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G
H
J
K
L
M
N
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NC/576M
NC/1G
DQP
c
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c
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NC/144M
模式
2
A
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d
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b
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V
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V
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NC
TDI
TMS
6
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3
CLK
7
CEN
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8
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9
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A
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b
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b
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b
DQ
b
NC
DQ
a
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a
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a
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a
NC
A
A
11
NC
NC
DQP
b
DQ
b
DQ
b
DQ
b
DQ
b
ZZ
DQ
a
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A
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CY7C1472V33 （ 4M ×18 ）
1
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B
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NC/576M
NC/1G
NC
NC
NC
NC
NC
NC
DQ
b
DQ
b
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b
DQ
b
DQP
b
NC/144M
模式
2
A
A
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b
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b
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b
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b
NC
NC
NC
NC
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A
3
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V
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V
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V
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V
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NC
TDI
TMS
6
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7
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9
A
10
A
A
NC
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NC
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A
A
11
A
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NC
NC
NC
NC
NC
NC/288M
A
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V
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V
SS
A
A
A
文件编号： 38-05289牧师* I
第29页4
[+ ]反馈
CY7C1470V33
CY7C1472V33
CY7C1474V33
销刀豆网络gurations
（续）
209球FBGA （ 14 ×22× 1.76毫米）引脚
CY7C1474V33 （ 1M X 72 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
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W
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DQG
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DQC
DQC
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NC
DQH
DQH
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2
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DQG
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DQC
DQC
DQC
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NC
DQH
DQH
DQH
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3
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TMS
4
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A
A
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5
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A
6
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1
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NC
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A
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NC
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A
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V
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NC/288M
A
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10
DQB
DQB
DQB
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文件编号： 38-05289牧师* I
第29页5
[+ ]反馈
初步
CY7C1470V33
CY7C1472V33
CY7C1474V33
72兆位（ 2M ×36 / 4M ×18 / 1M X 72 ）流水线
SRAM与NOBL 架构
特点
引脚兼容和功能上等同于ZBT
支持250 - MHz的零等待状态的总线操作
- 可用的速度等级是250 ， 200 ，和167 MHz的
内部自定时输出缓冲控制，以消除
需要使用异步OE
完全注册（输入和输出）的流水线
手术
字节写能力
单3.3V电源
3.3V / 2.5V的I / O电源
快速时钟到输出时间
- 3.0纳秒（ 250 - MHz器件）
- 3.0纳秒（ 200 - MHz器件）
- 3.4纳秒（ 167 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
CY7C1470V33和CY7C1472V33提供无铅
100 TQFP和165球FBGA封装。 CY7C1474V33
在209球FBGA封装
IEEE 1149.1 JTAG边界扫描兼容
连拍能力直线或交错突发订单
“ZZ”睡眠模式选项和停止时钟选项
功能说明
该CY7C1470V33 ， CY7C1472V33和CY7C1474V33是
3.3V ， 2M ×36 / 4M ×18 / 1M X 72同步流水线突发
静态存储器与无总线延迟 （ NOBL ）的逻辑，分别。
它们被设计为支持真正的无限背到背
读/写操作，无等待状态。该
CY7C1470V33 ， CY7C1472V33和CY7C1474V33是
配备有需要启用高级（ NOBL ）逻辑
数据传输是连续读/写操作
ferred在每个时钟周期。该功能极大地提高了
的数据吞吐量的系统中需要频繁
读/写转换。该CY7C1470V33 ， CY7C1472V33 ，
和CY7C1474V33引脚兼容和功能equiv-
alent到ZBT设备。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能（ CEN ）信号的资格，
其中，当去断言暂停操作并延长了
先前时钟周期。
写操作是通过字节写选择控制
（ BW
a
-BW
h
对于CY7C1474V33 ， BW
a
-BW
d
对于CY7C1470V33
和BW
a
-BW
b
对于CY7C1472V33 ）和写使能（WE ）
输入。所有的写操作都带有片上同步进行
自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图， CY7C1470V33 （ 2M ×36 ）
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册1
写地址
注册2
C
ADV / LD
BW
a
BW
b
BW
c
BW
d
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
DQP
a
DQP
b
DQP
c
DQP
d
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
赛普拉斯半导体公司
文件编号： 38-05289牧师* E
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年11月23日
初步
逻辑框图， CY7C1474V33 （ 1M X 72 ）
A0, A1, A
模式
CLK
CEN
C
写地址
注册1
CY7C1470V33
CY7C1472V33
CY7C1474V33
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册2
ADV / LD
BW
a
BW
b
BW
c
BW
d
BW
e
BW
f
BW
g
BW
h
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
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I
N
G
O
U
T
P
U
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B
U
F
F
E
R
S
E
E
的DQ
DQP
a
DQP
b
DQP
c
DQP
d
DQP
e
DQP
f
DQP
g
DQP
h
WE
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
逻辑框图， CY7C1472V33 （ 4M ×18 ）
A0, A1, A
模式
CLK
CEN
C
写地址
注册1
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册2
ADV / LD
BW
a
BW
b
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
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E
R
I
N
G
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T
P
U
T
B
U
F
F
E
R
S
的DQ
DQP
a
DQP
b
E
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
选购指南
CY7C1470V33-250 CY7C1470V33-200 CY7C1470V33-167
CY7C1472V33-250 CY7C1472V33-200 CY7C1472V33-167
CY7C1474V33-250 CY7C1474V33-200 CY7C1474V33-167
最大访问时间
最大工作电流
最大的CMOS待机电流
3.0
500
120
3.0
500
120
3.4
450
120
单位
ns
mA
mA
阴影区域包含预览。
请联系您当地的赛普拉斯销售代表对这些部件的可用性。
文件编号： 38-05289牧师* E
第28 2
QQ：2881677436 复制
