CY7C1461AV33
CY7C1463AV33
CY7C1465AV33
36兆位（ 1M X 36/2的M× 18 / 512K X 72 ）
流通SRAM与NOBL 架构
特点
无总线延迟 （ NOBL ）架构消除
读写周期之间的死循环
可支持高达133 MHz的总线操作零
等待状态
- 数据传送在每个时钟
引脚兼容和功能上等同于ZBT
器件
内部自定时输出缓冲控制，以消除
需要使用参考
注册的投入流通型操作
字节写能力
3.3V / 2.5V的I / O电源
快速时钟到输出时间
- 6.5纳秒（ 133 - MHz器件）
时钟使能（ CEN ）引脚使能时钟和暂停
手术
同步自定时写
异步输出使能
CY7C1461AV33 ， CY7C1463AV33可用
JEDEC标准的无铅100引脚TQFP封装，
无铅和无无铅165球FBGA封装。
CY7C1465AV33中无铅和无无铅可用
209球FBGA封装
三个芯片使简单的深度扩张
使用ZZ自动断电功能可
模式或CE取消
IEEE 1149.1 JTAG兼容的边界扫描
连拍能力直线或交错突发订单
低待机功耗
功能说明
[1]
该CY7C1461AV33 / CY7C1463AV33 / CY7C1465AV33是
3.3V ， 1M ×36 / 2M ×18 / 512K X 72同步流程 - 通过
突发SRAM专为支持真正的无限
背来背读/写操作，而不会插入
等待状态。该CY7C1461AV33 / CY7C1463AV33 / CY7C1465AV33
配备了先进的无总线延迟（ NOBL ）逻辑
需要启用连续读/写操作与
数据被传送在每个时钟周期。此功能
极大地提高了数据的通过的通过
SRAM中，尤其是在需要频繁的系统写 - 读
转场。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。时钟输入由合格
时钟使能（ CEN ）的信号，当其无效
暂停操作和扩展了前面的时钟周期。
从时钟的上升最高接入时延是6.5纳秒（ 133 - MHz的
装置） 。
写操作是由两个或四个字节写入控制
选择（ BW
X
）和写使能（ WE）输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
选购指南
133兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
6.5
310
120
100兆赫
8.5
290
120
单位
ns
mA
mA
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05356牧师* E
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年6月23日
[+ ]反馈
CY7C1461AV33
CY7C1463AV33
CY7C1465AV33
逻辑框图 - CY7C1461AV33 （ 1M ×36 ）
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
地址
注册
A1
D1
A0
D0
Q1 A1 “
A0'
Q0
BURST
逻辑
ADV / LD
BW
A
BW
B
BW
C
BW
D
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
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A
M
P
S
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A
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A
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E
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E
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DQP
A
DQP
B
DQP
C
DQP
D
OE
CE1
CE2
CE3
ZZ
1
输入
E
注册
读逻辑
睡觉
控制
逻辑框图 - CY7C1463AV33 （ 2M ×18 ）
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
地址
注册
A1
D1
A0
D0
Q1 A1 “
A0'
Q0
BURST
逻辑
ADV / LD
BW
A
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B
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
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S
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A
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B
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的DQ
DQP
A
DQP
B
WE
OE
CE1
CE2
CE3
ZZ
输入
E
注册
读逻辑
睡觉
控制
文件编号： 38-05356牧师* E
第29页2
[+ ]反馈
CY7C1461AV33
CY7C1463AV33
CY7C1465AV33
2
逻辑框图 - CY7C1465AV33 （ 512K X 72 ）
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
C
写地址
注册1
写地址
注册2
ADV / LD
BW
a
BW
b
BW
c
BW
d
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e
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f
BW
g
BW
h
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
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E
的DQ
DQP
a
DQP
b
DQP
c
DQP
d
DQP
e
DQP
f
DQP
g
DQP
h
WE
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
文件编号： 38-05356牧师* E
第29页3
[+ ]反馈
CY7C1461AV33
CY7C1463AV33
CY7C1465AV33
36兆位（ 1M X 36/2的M× 18 / 512K X 72 ）
流通SRAM与NOBL 架构
特点
无总线延迟 （ NOBL ）架构，消除死
读写周期之间循环
支持高达133 MHz的总线操作零等待
国
- 数据传送在每个时钟
引脚兼容和功能上等同于ZBT
器件
内部自定时输出缓冲控制，以消除
需要使用参考
注册的输入，流经操作
字节写能力
3.3V / 2.5V IO电源
快速时钟到输出时间
- 6.5纳秒（ 133 - MHz器件）
时钟使能（ CEN ）引脚使能时钟和暂停
手术
同步自定时写
异步输出使能
CY7C1461AV33 ， CY7C1463AV33可用
JEDEC标准的无铅100引脚TQFP封装，无铅
与非无铅165球FBGA封装。 CY7C1465AV33
在提供无铅和无无铅209球FBGA
包
三个芯片使简单的深度扩张
自动断电功能可使用ZZ模式或
CE取消
IEEE 1149.1 JTAG兼容的边界扫描
连拍功能 - 直线或交错突发订单
低待机功耗
功能说明
[1]
该CY7C1461AV33 / CY7C1463AV33 / CY7C1465AV33是
3.3V ， 1M ×36 / 2M ×18 / 512K X 72同步流程 - 通过
突发SRAM专为支持真正的无限
背来背读/写操作，而不会插入
等待状态。该CY7C1461AV33 / CY7C1463AV33 / CY7C1465AV33
配备了先进的无总线延迟（ NOBL ）逻辑
需要启用连续读/写操作与
数据被传送在每个时钟周期。此功能
极大地提高了数据的通过的通过
SRAM中，尤其是在需要频繁的系统写 - 读
转场。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。时钟输入由合格
时钟使能（ CEN ）的信号，当其无效
暂停操作和扩展了前面的时钟周期。
从时钟的上升最高接入时延是6.5纳秒（ 133 - MHz的
装置） 。
写操作是由两个或四个字节写入控制
选择（ BW
X
）和写使能（ WE）输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了防止总线冲突，
输出驱动器同步数据时三态
一个写序列部分。
选购指南
133兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
6.5
310
120
100兆赫
8.5
290
120
单位
ns
mA
mA
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05356牧师* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年7月9日
CY7C1461AV33
CY7C1463AV33
CY7C1465AV33
逻辑框图 - CY7C1461AV33 （ 1M ×36 ）
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
地址
注册
A1
D1
A0
D0
BURST
逻辑
Q1 A1 “
A0'
Q0
ADV / LD
BW
A
BW
B
BW
C
BW
D
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
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N
S
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A
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S
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A
T
A
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DQP
A
DQP
B
DQP
C
DQP
D
OE
CE1
CE2
CE3
ZZ
输入
注册
读逻辑
E
睡觉
控制
逻辑框图 - CY7C1463AV33 （ 2M ×18 ）
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
地址
注册
A1
D1
A0
D0
BURST
逻辑
Q1 A1 “
A0'
Q0
ADV / LD
BW
A
BW
B
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
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A
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P
S
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A
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A
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E
的DQ
DQP
A
DQP
B
WE
OE
CE1
CE2
CE3
ZZ
输入
注册
读逻辑
E
睡觉
控制
文件编号： 38-05356牧师* F
第31 2
CY7C1461AV33
CY7C1463AV33
CY7C1465AV33
逻辑框图 - CY7C1465AV33 （ 512K X 72 ）
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
C
写地址
注册1
写地址
注册2
ADV / LD
BW
a
BW
b
BW
c
BW
d
BW
e
BW
f
BW
g
BW
h
写
DRIVERS
内存
ARRAY
S
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B
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F
E
R
S
写入注册表
与数据一致性
控制逻辑
E
E
DQ S
DQ P
a
DQ P
b
DQ P
c
DQ P
d
DQ P
e
DQ P
f
DQ P
g
DQ P
h
WE
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
文件编号： 38-05356牧师* F
第31 3
CY7C1461AV33
CY7C1463AV33 ， CY7C1465AV33
36百万位元（ 1M X 36/2的M× 18 / 512K X 72 ）
流通SRAM与NOBL 架构
特点
■
■
功能说明
该CY7C1461AV33 / CY7C1463AV33 / CY7C1465AV33
[1]
是
3.3V ， 1M ×36 / 2M ×18 / 512K X 72同步流通式
专爆的SRAM ，支持真正的无限
备份到后端读取和写入操作，而不插入
等待状态。该CY7C1461AV33 / CY7C1463AV33 / CY7C1465AV33是
配备有需要启用高级NOBL逻辑
连续读取和数据传输为写操作
ferred在每个时钟周期。该功能极大地提高了
数据吞吐量通过SRAM中，尤其是在系统
这需要频繁的写 - 读过渡。
所有同步输入都会通过由控制输入寄存器
在时钟的上升沿。时钟输入由合格
时钟使能（ CEN ）的信号，其拉高时，挂起
操作和扩展了先前的时钟周期。最大
从时钟的上升接入时延是6.5纳秒（ 133 MHz器件） 。
写操作是由两个或四个字节写入控制
选择（ BW
X
）和写使能（ WE）输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了防止总线冲突，
输出驱动器同步数据时三态
一个写序列部分。
无总线延迟 （ NOBL ）架构，消除死
读写周期之间循环
支持高达133 MHz的总线操作零等待状态
数据被传送在每个时钟
引脚兼容，功能上等同于ZBT 设备
在内部自定时的输出缓冲器控制，这样就不需要
用OE
注册的输入，流经操作
字节写能力
3.3V和2.5V IO电源
快时钟到输出时间
6.5纳秒（ 133 MHz器件）
时钟使能（ CEN ）引脚使能时钟和暂停操作
同步自定时写
异步输出使能
CY7C1461AV33 ， CY7C1463AV33可用
JEDEC标准的无铅100引脚TQFP封装，无铅和
非无铅165球FBGA封装。 CY7C1465AV33
在无铅和无无铅209球FBGA封装
三芯片使简单的深度扩张
自动断电功能，可使用ZZ模式或CE
DESELECT
IEEE 1149.1 JTAG兼容的边界扫描
连拍能力 - 线性或交错突发订单
低待机功耗
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
选购指南
133兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
6.5
310
120
100兆赫
8.5
290
120
单位
ns
mA
mA
记
1.为了达到最佳做法的建议，请参阅赛普拉斯应用笔记
系统设计指南
on
www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05356牧师* G
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年5月5日
[+ ]反馈
CY7C1461AV33
CY7C1463AV33 ， CY7C1465AV33
逻辑框图 - CY7C1461AV33 （ 1M ×36 ）
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
地址
注册
A1
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A0
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Q1 A1 “
A0'
Q0
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逻辑
ADV / LD
BW
A
BW
B
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C
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写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
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N
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A
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B
DQP
C
DQP
D
OE
CE1
CE2
CE3
ZZ
输入
注册
读逻辑
E
睡觉
控制
逻辑框图 - CY7C1463AV33 （ 2M ×18 ）
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
地址
注册
A1
D1
A0
D0
Q1 A1 “
A0'
Q0
BURST
逻辑
ADV / LD
BW
A
BW
B
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
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DQP
A
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B
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CE1
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CE3
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输入
注册
读逻辑
E
睡觉
控制
文件编号： 38-05356牧师* G
第32 2
[+ ]反馈
CY7C1461AV33
CY7C1463AV33 ， CY7C1465AV33
逻辑框图 - CY7C1465AV33 （ 512K X 72 ）
地址
注册
CE
A0, A1, A
模式
CLK
CEN
C
A1
D1
A0
D0
ADV / LD
C
写地址
注册
BURST
逻辑
Q1 A1 “
A0'
Q0
ADV / LD
BW
a
BW
b
BW
c
BW
d
BW
e
BW
f
BW
g
BW
h
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
D
A
T
A
S
T
E
E
R
I
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G
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P
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T
B
U
F
F
E
R
S
E
的DQ
DQP
a
DQP
b
DQP
c
DQP
d
DQP
e
DQP
f
DQP
g
DQP
h
OE
CE1
CE2
CE3
ZZ
输入
注册
读逻辑
E
睡觉
控制
文件编号： 38-05356牧师* G
第32 3
[+ ]反馈
CY7C1461AV33
CY7C1463AV33 ， CY7C1465AV33
销刀豆网络gurations
100引脚TQFP引脚
ADV / LD
BW
D
BW
C
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B
BW
A
CE
1
CE
2
CE
3
V
DD
V
SS
CEN
CLK
WE
OE
A
82
A
100
A
99
A
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
A
字节
BYTE
DQP
C
DQ
C
DQ
C
V
DDQ
V
SS
DQ
C
DQ
C
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C
DQ
C
V
SS
V
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DQ
C
NC
V
DD
NC
V
SS
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DQ
D
V
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V
SS
DQ
D
DQ
D
DQ
D
DQ
D
V
SS
V
DDQ
DQ
D
DQ
D
DQP
D
1
2
3
4
5
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8
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10
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15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
81
A
CY7C1461AV33
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
44
45
46
47
48
49
50
DQP
B
DQ
B
DQ
B
V
DDQ
V
SS
DQ
B
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B
DQ
B
DQ
B
V
SS
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SS
DQ
A
DQ
A
DQ
A
DQ
A
V
SS
V
DDQ
DQ
A
DQ
A
DQP
A
BYTE B
一个字节
37
38
39
40
41
42
NC/72M
A1
A0
V
SS
模式
NC/288M
NC/144M
V
DD
A
A
A
A
43
A
A
A
文件编号： 38-05356牧师* G
A
A
A
A
A
第32 4
[+ ]反馈
CY7C1461AV33
CY7C1463AV33 ， CY7C1465AV33
销刀豆网络gurations
（续）
100引脚TQFP引脚
ADV / LD
BW
B
BW
A
CE
1
CE
2
CE
3
V
DD
V
SS
CEN
CLK
WE
OE
NC
NC
A
82
100
A
99
A
98
97
96
95
94
93
92
91
90
89
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87
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85
84
A
83
A
NC
NC
NC
V
DDQ
V
SS
NC
NC
DQ
B
DQ
B
V
SS
V
DDQ
DQ
B
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V
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B
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V
DDQ
V
SS
DQ
B
DQ
B
DQP
B
NC
V
SS
V
DDQ
NC
NC
NC
BYTE B
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
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24
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28
29
30
31
32
33
34
35
36
81
A
CY7C1463AV33
80
79
78
77
76
75
74
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50
A
NC
NC
V
DDQ
V
SS
NC
DQP
A
DQ
A
DQ
A
V
SS
V
DDQ
DQ
A
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A
V
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NC
V
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ZZ
DQ
A
DQ
A
V
DDQ
V
SS
DQ
A
DQ
A
NC
NC
V
SS
V
DDQ
NC
NC
NC
一个字节
37
38
39
40
41
42
A1
A0
V
SS
模式
V
DD
A
A
A
A
43
A
A
A
NC/288M
NC/144M
NC/72M
文件编号： 38-05356牧师* G
A
A
A
A
A
第32 5
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