CY7C1410BV18 ， CY7C1425BV18
CY7C1412BV18 ， CY7C1414BV18
36 - Mbit的QDR -II SRAM 2字
突发架构
特点
■
CON连接gurations
CY7C1410BV18 - 4M ×8
CY7C1425BV18 - 4M ×9
CY7C1412BV18 - 2M ×18
CY7C1414BV18 - 1M ×36
分开独立的读取和写入数据端口
支持并发事务
250 MHz时钟实现高带宽
2字突发所有访问
双倍数据速率（ DDR ）的读取和写入端口接口
（在500MHz的数据传送） ，在250兆赫
两个输入时钟（ K和K ）用于精确DDR定时
SRAM仅使用上升沿
两个输入时钟的输出数据（ C和C ） ，以减少时钟
偏差和飞行时间的不匹配
在高速路时钟（ CQ和CQ ）简化了数据采集
系统
单复用地址输入总线锁存地址输入
为读写端口
单独的端口选择深度扩张
同步内部自定时写入
QDR -II工作在1.5周期读延迟时延迟锁定
环（DLL ）被使能
作为一个QDR -I设备与1周期读延迟的DLL
关模式
可用在×8 ， ×9中，x 18和x 36的配置
完整的数据一致性，提供最新的数据
核心V
DD
= 1.8V （ ± 0.1V ） ; IO V
DDQ
= 1.4V至V
DD
可在165球FBGA封装（ 15× 17 ×1.4 MM）
提供两种无铅和无无铅封装
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
延迟锁定环（DLL ），用于精确的数据放置
■
■
■
■
功能说明
该CY7C1410BV18 ， CY7C1425BV18 ， CY7C1412BV18和
CY7C1414BV18是1.8V同步SRAM的流水线，
配备了QDR -II架构。 QDR -II架构由
两个单独的端口：读端口和写端口来访问
存储器阵列。读端口有数据输出来支持读
操作和写端口有数据输入来支持写
操作。 QDR -II架构具有独立的数据输入和
数据输出完全消除需要“掉头”
与普通的IO设备所需的数据总线。访问每个
端口是通过一个共同的地址总线来实现的。读
地址被锁在K时钟和写的上升沿
地址被锁在K时钟的上升沿。存取
在QDR -II读写端口是完全独立的
另一个。为了最大限度地提高数据吞吐量，同时读取和写入
口设置有DDR接口。每个地址位置
用两个8位字（ CY7C1410BV18 ），9位字的相关
（ CY7C1425BV18 ） ， 18位字（ CY7C1412BV18 ） ，或36位
字（ CY7C1414BV18 ），其依次爆流入或流出的
装置。因为数据可以被转移进和移出的
在两个输入时钟的每个上升沿（ K和K和C设备
和C）中，存储器带宽，同时简化最大化
系统设计通过消除总线“关变通。 ”
深度扩展完成与港口选择，这
使每个端口独立运作。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
选购指南
描述
最大工作频率
最大工作电流
x8
x9
x18
x36
250兆赫
250
800
800
850
1000
200兆赫
200
700
700
725
850
167兆赫
167
620
620
650
740
单位
兆赫
mA
赛普拉斯半导体公司
文件编号： 001-07036修订版* D
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年6月16日
[+ ]反馈
CY7C1410BV18 ， CY7C1425BV18
CY7C1412BV18 ， CY7C1414BV18
逻辑框图（ CY7C1410BV18 ）
D
[7:0]
8
写
REG
写
REG
阅读添加。解码
写添加。解码
A
(20:0)
21
地址
注册
地址
注册
21
A
(20:0)
2M ×8阵列
2M ×8阵列
K
K
CLK
将军
RPS
控制
逻辑
C
C
CQ
DOFF
读取数据寄存器。
16
V
REF
WPS
NWS
[1:0]
控制
逻辑
8
8
注册。
注册。
注册。 8
8
8
CQ
Q
[7:0]
逻辑框图（ CY7C1425BV18 ）
D
[8:0]
9
写
REG
写
REG
阅读添加。解码
写添加。解码
A
(20:0)
21
地址
注册
地址
注册
21
A
(20:0)
2M ×9阵列
2M ×9阵列
K
K
CLK
将军
RPS
控制
逻辑
C
C
CQ
DOFF
读取数据寄存器。
18
V
REF
WPS
BWS
[0]
控制
逻辑
9
9
注册。
注册。
注册。 9
9
9
CQ
Q
[8:0]
文件编号： 001-07036修订版* D
第28 2
[+ ]反馈
CY7C1410BV18 ， CY7C1425BV18
CY7C1412BV18 ， CY7C1414BV18
逻辑框图（ CY7C1412BV18 ）
D
[17:0]
18
写
REG
写
REG
阅读添加。解码
写添加。解码
A
(19:0)
20
地址
注册
地址
注册
20
A
(19:0)
1M ×18阵列
1M ×18阵列
K
K
CLK
将军
RPS
控制
逻辑
C
C
CQ
DOFF
读取数据寄存器。
36
V
REF
WPS
BWS
[1:0]
控制
逻辑
18
18
注册。
注册。
注册。 18
18
18
CQ
Q
[17:0]
逻辑框图（ CY7C1414BV18 ）
D
[35:0]
36
写
REG
写
REG
阅读添加。解码
写添加。解码
A
(18:0)
19
地址
注册
地址
注册
19
A
(18:0)
512K ×36阵列
512K ×36阵列
K
K
CLK
将军
RPS
控制
逻辑
C
C
CQ
DOFF
读取数据寄存器。
72
V
REF
WPS
BWS
[3:0]
控制
逻辑
36
36
注册。
注册。
注册。 36
36
36
CQ
Q
[35:0]
文件编号： 001-07036修订版* D
第28 3
[+ ]反馈
CY7C1410BV18 ， CY7C1425BV18
CY7C1412BV18 ， CY7C1414BV18
引脚配置
对于CY7C1410BV18的引脚配置， CY7C1425BV18 ， CY7C1412BV18和CY7C1414BV18随之而来。
[1]
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1410BV18 （ 4M ×8 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/72M
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
A
NC
NC
NC
Q4
NC
Q5
V
DDQ
NC
NC
D6
NC
NC
Q7
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
NWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
D2
NC
NC
V
REF
Q1
NC
NC
NC
NC
NC
TMS
11
CQ
Q3
D3
NC
Q2
NC
NC
ZQ
D1
NC
Q0
D0
NC
NC
TDI
CY7C1425BV18 （ 4M ×9 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/72M
NC
NC
D5
NC
NC
D6
V
REF
NC
NC
Q7
NC
D8
NC
TCK
3
A
NC
NC
NC
Q5
NC
Q6
V
DDQ
NC
NC
D7
NC
NC
Q8
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NC
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
D3
NC
NC
V
REF
Q2
NC
NC
NC
NC
D0
TMS
11
CQ
Q4
D4
NC
Q3
NC
NC
ZQ
D2
NC
Q1
D1
NC
Q0
TDI
记
1. NC / 72M， NC / 144M和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。
文件编号： 001-07036修订版* D
第28 4
[+ ]反馈
CY7C1410BV18 ， CY7C1425BV18
CY7C1412BV18 ， CY7C1414BV18
引脚配置
（续）
对于CY7C1410BV18的引脚配置， CY7C1425BV18 ， CY7C1412BV18和CY7C1414BV18随之而来。
[1]
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1412BV18 （ 2M ×18 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/144M
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
A
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/288M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
NC/72M
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
CY7C1414BV18 （ 1M ×36 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
D17
D16
Q16
Q15
D14
Q13
V
DDQ
D12
Q12
D11
D10
Q10
Q9
A
10
NC/144M
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
NC / 288M NC / 72M
文件编号： 001-07036修订版* D
第28 5
[+ ]反馈
初步
CY7C1410BV18
CY7C1425BV18
CY7C1412BV18
CY7C1414BV18
36 - Mbit的QDR -II SRAM 2字突发
架构
特点
单独的独立读写数据端口
- 支持并发事务
250 - MHz时钟实现高带宽
2字突发所有访问
双倍数据速率（ DDR ）的读取和接口
写端口（数据在500MHz转移） @ 250兆赫
两个输入时钟（K和K ）用于精确DDR定时
- SRAM仅使用上升沿
输出数据的两个输入时钟（ C和C ） ，以尽量减少
时钟偏移和飞行时间的不匹配
回波时钟（ CQ和CQ ）简化了数据采集的
高速系统
单复用地址输入总线地址锁存
输入，读取和写入端口
独立的端口选择深度扩张
同步内部自定时写入
QDR -II工作在1.5周期读延迟时DLL
已启用
运作就像一个QDR I器件1周期读延迟
在DLL中关闭模式
提供X8 ， X9 ， X18 ， X36和配置
完整的数据一致性，提供最新的数据
=核心V
DD
= 1.8V （ ± 0.1V ） ; I / O V
DDQ
= 1.4V至V
DD
提供165球FBGA封装（ 15× 17 ×1.4 MM）
提供的两种无铅和无无铅封装
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
延迟锁定环（ DLL ），用于精确的数据放置
功能说明
该CY7C1410BV18 ， CY7C1425BV18 ， CY7C1412BV18和
CY7C1414BV18是1.8V同步SRAM的流水线，
配备了QDR -II架构。 QDR- II架构
由两个单独的端口，以存取存储器阵列。
读端口有专用的数据输出来支持读
操作和写端口则有专用的数据输入到
支持写操作。 QDR -II架构具有独立的
数据输入和数据输出，完全省去了
到“掉头”共同需要的数据总线I / O
设备。访问每个端口通过完成
常见的地址总线。读出的地址被锁存的
K个时钟和写地址的上升沿被锁存
K个时钟的上升沿。访问的QDR -II阅读
和写端口是完全相互独立的。在
为了最大限度地提高数据吞吐量，同时读取和写入端口
配备了双数据速率（ DDR ）接口。每
地址位置与两个8位字相关联的
（ CY7C1410BV18 ）或9位字（ CY7C1425BV18 ）或18位
字（ CY7C1412BV18 ）或36位字（ CY7C1414BV18 ）
该脉冲串依次移入或移出器件。因为数据可以
待转移进和移出器件在每个上升沿
两个输入时钟（K和K和C和C） ，内存带宽
同时简化系统设计，消除最大化
巴士“开通变通。 ”
深度扩展完成与港口选择各
端口。端口选择允许每个端口独立运作。
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
CON连接gurations
CY7C1410BV18 - 4M ×8
CY7C1425BV18 - 4M ×9
CY7C1412BV18 - 2M ×18
CY7C1414BV18 - 1M ×36
选购指南
250兆赫
最大工作频率
最大工作电流
250
1065
200兆赫
200
870
167兆赫
167
740
单位
兆赫
mA
赛普拉斯半导体公司
文件编号： 001-07036修订版* B
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年9月20日
[+ ]反馈
初步
销刀豆网络gurations
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1410BV18 （ 4M ×8 ）
CY7C1410BV18
CY7C1425BV18
CY7C1412BV18
CY7C1414BV18
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/72M
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
A
NC
NC
NC
Q4
NC
Q5
V
DDQ
NC
NC
D6
NC
NC
Q7
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
NWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
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文件编号： 001-07036修订版* B
第26 4
[+ ]反馈
初步
销刀豆网络gurations
（续）
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1412BV18 （ 2M ×18 ）
CY7C1410BV18
CY7C1425BV18
CY7C1412BV18
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NC / 288M NC / 72M
文件编号： 001-07036修订版* B
第26 5
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