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位置：首页 > IC型号导航 > 首字符C型号页 > 首字符C的型号第1069页 > CY7C1423KV18
CY7C1422KV18 ， CY7C1429KV18
CY7C1423KV18 ， CY7C1424KV18
36兆位的DDR II SIO SRAM 2字
突发架构
36兆位的DDR II SIO SRAM 2字突发架构
特点
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■
■
■
CON连接gurations
CY7C1422KV18 - 4米×8
CY7C1429KV18 - 4米× 9
CY7C1423KV18 - 2米× 18
CY7C1424KV18 - 1米× 36
36兆位密度（ 4米× 8 ， 4米× 9 ，2M × 18 ，1M × 36 ）
333 MHz时钟实现高带宽
2字突发降低地址总线频率
双倍数据速率（ DDR ）接口
（在666 MHz的数据传输），在333 MHz的
两个输入时钟（ K和K ）用于精确DDR定时
SRAM仅使用上升沿
两个输入时钟的输出数据（ C和C ） ，以减少时钟
偏差和飞行时间的不匹配
在高速路时钟（ CQ和CQ ）简化了数据采集
系统
同步内部自定时写入
DDR II工作在1.5周期读延迟时， DOFF是
置为高电平
操作类似于DDR I的设备与1周期读延迟时
DOFF为低电平
与HSTL输入和输出的1.8V内核电源
可变驱动HSTL输出缓冲器
扩展HSTL输出电压（ 1.4 V到V
DD
)
同时支持1.5 V和1.8 V IO电源
可在165球FBGA封装（ 13 × 15 × 1.4毫米）
提供两种无铅和无无铅封装
JTAG 1149.1兼容的测试访问端口
锁相环（ PLL），用于精确数据放置
功能说明
在CY7C1422KV18 ， CY7C1429KV18 ， CY7C1423KV18和
CY7C1424KV18是1.8 V的同步SRAM的流水线，
配备DDR II SIO （双数据速率独立的I / O）
架构。在DDR II SIO由两个单独的端口：在
读端口和写端口以访问存储器阵列。该
读端口有数据输出来支持读操作，
写端口有数据输入来支持写操作。在DDR II
SIO具有单独的数据输入和数据输出，完全
消除需要'周转'提供所需的数据总线
常见的I / O设备。访问每个端口完成
通过一个公共地址总线。用于读写地址
锁存输入（ K）时钟的备选上升沿。写
数据被寄存在K和K。读取数据的上升沿
驱动上的C和C的上升沿，如果提供，或在
不设置K和在K的C / C的上升沿。每个地址
位置与两个8位字中的情况下，相关联的
CY7C1422KV18 ，在的情况下， 2个9比特字
CY7C1429KV18 ，在的情况下， 2个18位字
CY7C1423KV18 ，并且在该情况下，两个36位字
CY7C1424KV18迸发依次移入或移出器件。
异步输入包括一个输出阻抗匹配
输入（ ZQ ） 。同步数据输出端被紧紧地匹配于
两个输出回波时钟CQ / CQ ，省去了捕获
数据分别从各个DDR II SIO SRAM存储器中
系统设计。数据输出时钟（C / C ）使最大
系统时钟与数据同步的灵活性。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
■
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选购指南
描述
最大工作频率
最大工作电流
×8
×9
× 18
× 36
333兆赫
333
480
480
490
600
300兆赫
300
450
450
460
560
250兆赫
250
420
420
430
490
200兆赫
200
370
370
380
430
167兆赫
167
340
340
340
380
单位
兆赫
mA
赛普拉斯半导体公司
文件编号： 001-57829修订版* B
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2011年2月28日
[+ ]反馈
CY7C1422KV18 ， CY7C1429KV18
CY7C1423KV18 ， CY7C1424KV18
逻辑框图（ CY7C1422KV18 ）
D
[7:0]
8
写添加。解码
阅读添加。解码
A
(20:0)
21
地址
注册
写
数据寄存器
写
数据寄存器
2M ×8阵列
2M ×8阵列
LD
控制
逻辑
读/写
C
C
CQ
K
K
DOFF
读/写
V
REF
LD
NWS
[1:0]
控制
逻辑
CLK
将军
读取数据寄存器。
16
8
8
注册。
注册。
注册。 8
8
8
CQ
Q
[7:0]
逻辑框图（ CY7C1429KV18 ）
D
[8:0]
9
写添加。解码
阅读添加。解码
A
(20:0)
21
地址
注册
写
数据寄存器
写
数据寄存器
2M ×9阵列
2M ×9阵列
LD
控制
逻辑
读/写
C
C
CQ
K
K
DOFF
读/写
V
REF
LD
BWS
[0]
控制
逻辑
CLK
将军
读取数据寄存器。
18
9
9
注册。
注册。
注册。 9
9
9
CQ
Q
[8:0]
文件编号： 001-57829修订版* B
第32 2
[+ ]反馈
CY7C1422KV18 ， CY7C1429KV18
CY7C1423KV18 ， CY7C1424KV18
逻辑框图（ CY7C1423KV18 ）
D
[17:0]
18
写添加。解码
阅读添加。解码
A
(19:0)
20
地址
注册
写
数据寄存器
写
数据寄存器
1M ×18阵列
1M ×18阵列
LD
控制
逻辑
读/写
C
C
CQ
K
K
DOFF
读/写
V
REF
LD
BWS
[1:0]
控制
逻辑
CLK
将军
读取数据寄存器。
36
18
18
注册。
注册。
注册。 18
18
CQ
18
Q
[17:0]
逻辑框图（ CY7C1424KV18 ）
D
[35:0]
36
写添加。解码
阅读添加。解码
A
(18:0)
19
地址
注册
写
数据寄存器
写
数据寄存器
512K ×18阵列
512K ×18阵列
LD
控制
逻辑
读/写
C
C
CQ
K
K
DOFF
读/写
V
REF
LD
BWS
[3:0]
控制
逻辑
CLK
将军
读取数据寄存器。
72
36
36
注册。
注册。
注册。 36
36
CQ
36
Q
[35:0]
文件编号： 001-57829修订版* B
第32 3
[+ ]反馈
CY7C1422KV18 ， CY7C1429KV18
CY7C1423KV18 ， CY7C1424KV18
目录
引脚配置................................................ ............. 5
165球FBGA （ 13 × 15 × 1.4毫米）引脚.................. 5
引脚定义................................................ .................. 7
功能概述................................................ ........ 9
读操作................................................ ......... 9
写操作................................................ ......... 9
写字节操作............................................... 9 ..
单时钟模式下............................................... 9 .......
DDR操作................................................ ............ 9
深度扩展................................................ ......... 9
可编程阻抗.......................................... 9
随路时钟................................................ .............. 10
PLL ................................................. ........................... 10
应用实例................................................ ...... 10
真值表................................................ ...................... 11
写周期说明............................................... 11
写周期说明............................................... 12
写周期说明............................................... 12
IEEE 1149.1串行边界扫描（ JTAG ） .................. 13
禁用JTAG特性...................................... 13
测试访问端口测试时钟................................... 13
测试模式选择（ TMS ） ........................................... 13
测试数据输入（ TDI ） ........................................... .......... 13
测试数据输出（ TDO ） ........................................... ...... 13
执行TAP复位........................................... 13
TAP寄存器................................................ ........... 13
TAP指令集............................................... .... 13
TAP控制器状态图....................................... 15
TAP控制器框图...................................... 16
TAP电气特性...................................... 16
TAP交流开关特性............................... 17
TAP时序和测试条件.................................. 17
识别寄存器定义................................ 18
扫描寄存器大小............................................... ........ 18
指令代码................................................ ........... 18
边界扫描顺序............................................... ..... 19
上电顺序DDR II SRAM ........................... 20
开机顺序............................................... .. 20
PLL限制................................................ ......... 20
最大额定值................................................ ........... 21
经营范围................................................ ............. 21
中子软错误免疫性......................................... 21
电气特性............................................... 21
直流电气特性..................................... 21
AC电气特性..................................... 23
电容................................................. ................... 24
热阻................................................ ........ 24
开关特性.............................................. 25
开关波形................................................ .... 27
订购信息................................................ ...... 28
订购代码定义......................................... 28
包图................................................ ............ 29
与缩略语................................................. ...................... 30
文档约定................................................ 。 30
计量单位............................................... ........ 30
文档历史记录页............................................... .. 31
销售，解决方案和法律信息...................... 32
全球销售和设计支持....................... 32
产品................................................. ................... 32
的PSoC解决方案................................................ ......... 32
文件编号： 001-57829修订版* B
第32 4
[+ ]反馈
CY7C1422KV18 ， CY7C1429KV18
CY7C1423KV18 ， CY7C1424KV18
引脚配置
引脚配置为CY7C1422KV18 ， CY7C1429KV18 ， CY7C1423KV18和CY7C1424KV18随之而来。
[1]
165球FBGA （ 13 × 15 × 1.4毫米）引脚
CY7C1422KV18 （ 4米×8 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/72M
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
A
NC
NC
NC
Q4
NC
Q5
V
DDQ
NC
NC
D6
NC
NC
Q7
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
NWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
D2
NC
NC
V
REF
Q1
NC
NC
NC
NC
NC
TMS
11
CQ
Q3
D3
NC
Q2
NC
NC
ZQ
D1
NC
Q0
D0
NC
NC
TDI
CY7C1429KV18 （ 4米× 9 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/72M
NC
NC
D5
NC
NC
D6
V
REF
NC
NC
Q7
NC
D8
NC
TCK
3
A
NC
NC
NC
Q5
NC
Q6
V
DDQ
NC
NC
D7
NC
NC
Q8
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NC
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
D3
NC
NC
V
REF
Q2
NC
NC
NC
NC
D0
TMS
11
CQ
Q4
D4
NC
Q3
NC
NC
ZQ
D2
NC
Q1
D1
NC
Q0
TDI
记
1. NC / 72M， NC / 144M ，和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。
文件编号： 001-57829修订版* B
第32 5
[+ ]反馈
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CT1102V10.85F260C01
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    深圳市壹芯创科技有限公司
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    电话：0755-82780082
    联系人：杨小姐
    地址：深圳市福田区振兴路156号上步工业区405栋3层

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