【36 - Mbit的QDR36 - Mbit的QDRII SRAM的2字突发架构CY7C14101K】,IC型号CY7C14141KV18-300BZXC,CY7C14141KV18-300BZXC PDF资料,CY7C14141KV18-300BZXC经销商,ic,电子元器件-51电子网

36 - Mbit的QDR

II SRAM的2字突发架构

CY7C14101KV18 ， CY7C14251KV18

CY7C14121KV18 ， CY7C14141KV18

II SRAM 2字

突发架构

特点

■

CON连接gurations

CY7C14101KV18 - 4M ×8

CY7C14251KV18 - 4M ×9

CY7C14121KV18 - 2M ×18

CY7C14141KV18 - 1M ×36

分开独立的读取和写入数据端口

支持并发事务

333 MHz时钟实现高带宽

2字突发所有访问

双倍数据速率（ DDR ）的读取和写入接口

在333 MHz的端口（转666 MHz的数据）

两个输入时钟（ K和K ）用于精确DDR定时

SRAM仅使用上升沿

两个输入时钟的输出数据（ C和C ），以减少时钟

偏差和飞行时间的不匹配

在高速路时钟（ CQ和CQ ）简化了数据采集

系统

单复用地址输入总线锁存地址输入

为读写端口

单独的端口选择深度扩张

同步内部自定时写入

QDR

II工作在1.5周期读延迟时， DOFF是

置为高电平

操作类似于QDR I设备与1周期读延迟

当DOFF为低电平

可在X8 ， X9 ， X18 ， X36和配置

完整的数据一致性，提供最新的数据

核心V

= 1.8V （ ± 0.1V ） ; I / O V

DDQ

= 1.4V至V

同时支持1.5V和1.8V的I / O供电

可在165球FBGA封装（ 13 ×15 ×1.4 MM）

提供两种无铅和无无铅封装

可变驱动HSTL输出缓冲器

JTAG 1149.1兼容的测试访问端口

锁相环（ PLL），用于精确数据放置

■

功能说明

该CY7C14101KV18 ， CY7C14251KV18 ， CY7C14121KV18 ，

和CY7C14141KV18是1.8V同步SRAM的流水线，

配备了QDR II架构。 QDR II架构由

两个单独的端口：读端口和写端口来访问

存储器阵列。读端口有专用的数据输出到

支持读操作，写端口有专用的数据

输入来支持写操作。 QDR II架构具有

分离的数据输入和数据输出，以完全消除

要“扭转”与共同存在的数据总线

I / O设备。访问每个端口是通过一个公用地址

总线。用于读取和写入地址地址锁存

输入（ K）时钟的备选上升沿。接入到

QDR II读端口和写端口是完全独立的

另一种。为了最大限度地提高数据吞吐量，读写端口

配备了DDR接口。每个地址是

用两个8位字（ CY7C14101KV18 ），9位字的相关

（ CY7C14251KV18 ）， 18位字（ CY7C14121KV18 ），或36位

字（ CY7C14141KV18 ），其依次爆裂进入或退出

该设备。因为数据可以被转移进和移出的

在两个输入时钟的每个上升沿（ K和K和C设备

和C）中，存储器带宽，同时简化最大化

系统设计通过消除总线周转时间。

深度扩展完成与港口选择，这

使每个端口独立运作。

所有同步输入都会通过由控制输入寄存器

K或K输入时钟。所有数据输出通过输出

在C或C （或K或K在一个时钟控制寄存器

域）的输入时钟。写操作都带有片上进行

同步自定时写电路。

这些器件下来的65纳米72M结合

QDRII + / DDRII +器件，因此具有相同的我

SB1

值和相同的JTAG ID码作为等效72M设备

选项。有关详细信息，请参考应用笔记AN53189 ，

65纳米

科技临时QDRII + / DDRII + SRAM器件系列

说明。

■

表1.选择指南

描述

最大工作频率

最大工作电流

x18

x36

333兆赫

333

790

810

990

300兆赫

300

730

750

910

250兆赫

250

640

650

790

200兆赫

200

540

550

660

167兆赫

167

480

490

580

单位

兆赫

赛普拉斯半导体公司

文件编号： 001-56733修订版* E

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2011年2月2日

[+ ]反馈

CY7C14101KV18 ， CY7C14251KV18

CY7C14121KV18 ， CY7C14141KV18

逻辑框图（ CY7C14101KV18 ）

[7:0]

阅读添加。解码

写添加。解码

(20:0)

写

REG

地址

写

REG

地址

(20:0)

2M ×8阵列

CLK

将军

控制

逻辑

RPS

DOFF

读取数据寄存器。

REF

WPS

NWS

[1:0]

控制

逻辑

[7:0]

逻辑框图（ CY7C14251KV18 ）

[8:0]

阅读添加。解码

写添加。解码

(20:0)

写

REG

地址

写

REG

地址

(20:0)

2M ×9阵列

CLK

将军

控制

逻辑

RPS

DOFF

读取数据寄存器。

REF

WPS

BWS

[0]

控制

逻辑

[8:0]

文件编号： 001-56733修订版* E

第31 2

[+ ]反馈

CY7C14101KV18 ， CY7C14251KV18

CY7C14121KV18 ， CY7C14141KV18

逻辑框图（ CY7C14121KV18 ）

[17:0]

阅读添加。解码

写添加。解码

(19:0)

写

REG

地址

写

REG

地址

(19:0)

1M ×18阵列

CLK

将军

控制

逻辑

RPS

DOFF

读取数据寄存器。

REF

WPS

BWS

[1:0]

控制

逻辑

[17:0]

逻辑框图（ CY7C14141KV18 ）

[35:0]

阅读添加。解码

写添加。解码

(18:0)

写

REG

地址

写

REG

地址

(18:0)

512K ×36阵列

CLK

将军

控制

逻辑

RPS

DOFF

读取数据寄存器。

REF

WPS

BWS

[3:0]

控制

逻辑

[35:0]

文件编号： 001-56733修订版* E

第31 3

[+ ]反馈

CY7C14101KV18 ， CY7C14251KV18

CY7C14121KV18 ， CY7C14141KV18

引脚配置................................................ ............. 5

165球FBGA （ 13 ×15 ×1.4 MM）引脚.................. 5

引脚定义................................................ .................. 7

功能概述................................................ ........ 9

读操作................................................ ......... 9

写操作................................................ ......... 9

写字节操作............................................... 9 ..

单时钟模式下............................................... 9 .......

并发事务............................................. 9

深度扩展................................................ ......... 9

可编程阻抗.......................................... 9

随路时钟................................................ .............. 10

PLL ................................................. ........................... 10

应用实例................................................ ...... 10

真值表................................................ ...................... 11

写周期说明............................................... 11

写周期说明............................................... 12

IEEE 1149.1串行边界扫描（ JTAG ） .................. 13

禁用JTAG特性...................................... 13

测试访问端口测试时钟................................... 13

测试模式选择（ TMS ） ........................................... 13

测试数据输入（ TDI ） ........................................... .......... 13

测试数据输出（ TDO ） ........................................... ...... 13

执行TAP复位........................................... 13

TAP寄存器................................................ ........... 13

TAP指令集............................................... .... 13

TAP控制器状态图....................................... 15

TAP控制器框图...................................... 16

TAP电气特性...................................... 16

TAP交流开关特性............................... 17

TAP时序和测试条件.................................. 17

识别寄存器定义................................ 18

扫描寄存器大小............................................... ........ 18

指令代码................................................ ........... 18

边界扫描顺序............................................... ..... 19

上电顺序QDR II SRAM ........................... 20

开机顺序............................................... .. 20

PLL限制................................................ ......... 20

最大额定值................................................ ........... 21

经营范围................................................ ............ 21

中子软错误免疫性......................................... 21

电气特性.............................................. 21

直流电气特性..................................... 21

AC电气特性..................................... 23

电容................................................. ................... 24

热阻................................................ ....... 24

开关特性............................................. 25

开关波形................................................ .... 27

订购信息................................................ ..... 28

订购代码定义......................................... 28

包图................................................ ........... 29

文档历史记录页............................................... 30 ..

销售，解决方案和法律信息...................... 31

全球销售和设计支持....................... 31

产品................................................. ................... 31

的PSoC解决方案................................................ ......... 31

文件编号： 001-56733修订版* E

第31 4

[+ ]反馈

CY7C14101KV18 ， CY7C14251KV18

CY7C14121KV18 ， CY7C14141KV18

引脚配置

引脚配置为CY7C14101KV18 ， CY7C14251KV18 ， CY7C14121KV18和CY7C14141KV18随之而来。

[1]

165球FBGA （ 13 ×15 ×1.4 MM）引脚

CY7C14101KV18 （ 4M ×8 ）

DOFF

TDO

NC/72M

REF

TCK

DDQ

WPS

DDQ

NWS

NC/288M

NC/144M

NWS

RPS

DDQ

REF

TMS

TDI

CY7C14251KV18 （ 4M ×9 ）

DOFF

TDO

NC/72M

REF

TCK

DDQ

WPS

DDQ

NC/288M

NC/144M

BWS

RPS

DDQ

REF

TMS

TDI

记

1. NC / 72M， NC / 144M ，和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。

文件编号： 001-56733修订版* E

第31 5

[+ ]反馈