【CY7C1425KV18CY7C1412KV18CY7C1414KV1836 - Mbit的QDRI】,IC型号CY7C1412KV18-250BZXI,CY7C1412KV18-250BZXI PDF资料,CY7C1412KV18-250BZXI经销商,ic,电子元器件-51电子网

CY7C1425KV18

CY7C1412KV18

CY7C1414KV18

36 - Mbit的QDR

II SRAM双字

突发架构

36 - Mbit的QDR

II SRAM双字突发架构

特点

■

CON连接gurations

CY7C1425KV18 - 4米× 9

CY7C1412KV18 - 2米× 18

CY7C1414KV18 - 1米× 36

分开独立的读取和写入数据端口

支持并发事务

333 MHz时钟实现高带宽

在所有访问双字突发

双倍数据速率（ DDR ）的读取和写入端口接口

（在666 MHz的数据传输），在333 MHz的

两个输入时钟（ K和K ）用于精确DDR定时

SRAM仅使用上升沿

两个输入时钟的输出数据（ C和C ），以减少时钟

偏差和飞行时间的不匹配

在高速路时钟（ CQ和CQ ）简化了数据采集

系统

单复用地址输入总线锁存地址输入

为读写端口

单独的端口选择深度扩张

同步内部自定时写入

QDR

II工作在1.5周期读延迟时， DOFF是

置为高电平

操作类似于QDR I器件1周期读延迟时

DOFF为低电平

可在9 × ，× 18和× 36配置

完整的数据一致性，提供最新的数据

核心V

= 1.8 V （ ± 0.1 V） ; I / O V

DDQ

= 1.4 V到V

同时支持1.5 V和1.8 V的I / O供电

可在165球FBGA封装（ 13 × 15 × 1.4毫米）

提供两种无铅和无无铅封装

可变驱动HSTL输出缓冲器

JTAG 1149.1兼容的测试访问端口

锁相环（ PLL），用于精确数据放置

■

功能说明

在CY7C1425KV18 ， CY7C1412KV18和CY7C1414KV18

是1.8 V的同步SRAM的流水线，配备了QDR II

架构。 QDR II架构包含两个单独的端口：

读端口和写端口以访问存储器阵列。该

读端口有专用的数据输出来支持读操作

和写端口有专用的数据输入来支持写

操作。 QDR II架构具有独立的数据输入和

数据输出完全消除需要“翻身仗”的

与常见的I / O设备存在数据总线。访问每个

端口是通过一个共同的地址总线。读地址和

写地址被锁存输入的备选上升沿

（ K）时钟。访问的QDR II读写端口

完全相互独立的。为了最大限度地提高数据

吞吐量，读写端口都配备了DDR

接口。每个地址位置与两个9位相关

字（ CY7C1425KV18 ）， 18位字（ CY7C1412KV18 ），或

36位字（ CY7C1414KV18 ），其依次爆裂进入或离开

该装置。因为数据可以被转移进和移出

在两个输入时钟的每个上升沿（K和K和设备

C和C ），内存带宽，同时简化最大化

系统设计通过消除总线周转时间。

深度扩展完成与港口选择，这

使每个端口独立运作。

所有同步输入都会通过由控制输入寄存器

K或K输入时钟。所有数据输出通过输出

在C或C （或K或K在一个时钟控制寄存器

域）的输入时钟。写操作都带有片上进行

同步自定时写电路。

■

选购指南

描述

最大工作频率

最大工作电流

×9

× 18

× 36

333兆赫

333

730

750

910

300兆赫

300

680

700

850

250兆赫

250

590

610

730

单位

兆赫

赛普拉斯半导体公司

文件编号： 001-57825修订版* I

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的二零一三年三月二十日

CY7C1425KV18

CY7C1412KV18

CY7C1414KV18

逻辑框图 - CY7C1425KV18

[8:0]

阅读添加。解码

写添加。解码

(20:0)

写

REG

地址

写

REG

地址

(20:0)

2M ×9阵列

CLK

将军

控制

逻辑

RPS

DOFF

读取数据寄存器。

REF

WPS

BWS

[0]

控制

逻辑

[8:0]

逻辑框图 - CY7C1412KV18

[17:0]

阅读添加。解码

写添加。解码

(19:0)

写

REG

地址

写

REG

地址

(19:0)

1M ×18阵列

CLK

将军

控制

逻辑

RPS

DOFF

读取数据寄存器。

REF

WPS

BWS

[1:0]

控制

逻辑

[17:0]

文件编号： 001-57825修订版* I

第33 2

CY7C1425KV18

CY7C1412KV18

CY7C1414KV18

逻辑框图 - CY7C1414KV18

[35:0]

阅读添加。解码

写添加。解码

(18:0)

写

REG

地址

写

REG

地址

(18:0)

512K ×36阵列

CLK

将军

控制

逻辑

RPS

DOFF

读取数据寄存器。

REF

WPS

BWS

[3:0]

控制

逻辑

[35:0]

文件编号： 001-57825修订版* I

第33 3

CY7C1425KV18

CY7C1412KV18

CY7C1414KV18

引脚配置................................................ 5 ...........

引脚定义................................................ .................. 7

功能概述................................................ ........ 9

读操作................................................ ......... 9

写操作................................................ ......... 9

写字节操作............................................... 9 ..

并发事务............................................. 9

深度扩展................................................ ......... 9

可编程阻抗.......................................... 9

随路时钟................................................ ................ 9

PLL ................................................. ........................... 10

应用实例................................................ ...... 10

真值表................................................ ...................... 11

写周期说明............................................... 11

写周期说明............................................... 12

IEEE 1149.1串行边界扫描（ JTAG ） .................. 13

禁用JTAG特性...................................... 13

测试访问端口............................................... ........ 13

执行TAP复位........................................... 13

TAP寄存器................................................ ........... 13

TAP指令集............................................... .... 13

TAP控制器状态图....................................... 15

TAP控制器框图...................................... 16

TAP电气特性...................................... 16

TAP交流开关特性............................... 17

TAP时序和测试条件.................................. 18

识别寄存器定义................................ 19

扫描寄存器大小............................................... ........ 19

指令代码................................................ ........... 19

边界扫描顺序............................................... ..... 20

在QDR II SRAM电顺序........................... 21

开机顺序............................................... .. 21

PLL限制................................................ ......... 21

最大额定值................................................ ........... 22

经营范围................................................ ............. 22

中子软错误免疫性......................................... 22

电气特性............................................... 22

直流电气特性..................................... 22

AC电气特性..................................... 24

电容................................................. ................... 24

热阻................................................ ........ 24

交流测试负载和波形..................................... 24

开关特性.............................................. 25

开关波形................................................ .... 27

订购信息................................................ ...... 28

订购代码定义......................................... 29

包图................................................ ............ 30

与缩略语................................................. ....................... 31

文档约定................................................ 31

计量单位............................................... ........ 31

文档历史记录页............................................... .. 32

销售，解决方案和法律信息...................... 33

全球销售和设计支持....................... 33

产品................................................. ................... 33

的PSoC解决方案................................................ ......... 33

文件编号： 001-57825修订版* I

第33 4

CY7C1425KV18

CY7C1412KV18

CY7C1414KV18

销刀豆网络gurations

引脚配置为CY7C1425KV18 ， CY7C1412KV18和CY7C1414KV18随之而来。

[1]

图1. 165球FBGA （ 13 × 15 × 1.4毫米）引出线

CY7C1425KV18 （ 4米× 9 ）

DOFF

TDO

NC/72M

REF

TCK

DDQ

WPS

DDQ

NC/288M

NC/144M

BWS

RPS

DDQ

REF

TMS

TDI

记

1. NC / 72M， NC / 144M和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。

文件编号： 001-57825修订版* I

第33 5