初步
CY7C1392AV18
CY7C1393AV18
CY7C1394AV18
18兆位的DDR -II SIO SRAM 2字突发架构
特点
18兆位密度（ 2M ×8 ， 1M ×18 ， 512K ×36 ）
250 - MHz时钟实现高带宽
2字突发降低地址总线频率
双倍数据速率（ DDR ）接口（数据传输时
500兆赫） @ 250 MHz的
两个输入时钟（K和K ）用于精确DDR定时
- SRAM仅使用上升沿
两个输出时钟（ C和C ）占时钟偏移
和飞行时间的不匹配
回波时钟（ CQ和CQ ）简化了数据采集的
高速系统
同步内部自定时写入
1.8V核心， HSTL输入和输出电源
可变驱动HSTL输出缓冲器
扩展HSTL输出电压（ 1.4V -V
DD
)
13 ×15× 1.4毫米1.0毫米间距FBGA封装， 165球
（ 11 ×15矩阵）
JTAG 1149.1兼容的测试访问端口
延迟锁定环（ DLL ），用于精确的数据放置
功能说明
该CY7C1392AV18 / CY7C1393AV18 / CY7C1394AV18是
1.8V同步SRAM的流水线配备了DDR- II
SIO （双数据速率独立的I / O）架构。在DDR- II
SIO由两个单独的端口，以访问存储器
数组。读端口有专用的数据输出，写入
端口有专用的数据输入，完全消除
需要“转身”与我共同需要的数据总线/ O
设备。访问每个端口使用共同完成
地址总线。读取和写入地址锁存
输入（ K）时钟的备选上升沿。写入数据寄存器
羊羔对K和K.读取数据的上升沿被驱动
在C和C的上升沿，如果提供，或在上升沿
K和在K的C / C的不设置。每个地址是
用两个8位字中的情况下，相关联的
CY7C1392AV18 ，在的情况下， 2个18位字
CY7C1393AV18 ，并且在该情况下，两个36位字
CY7C1394AV18 ，其依次爆流入或流出的
装置。
异步输入包括阻抗匹配（ ZQ ） 。
同步数据输出端被紧紧地匹配两个
输出回波时钟CQ / CQ ，省去了单独
从每个DDR- II SIO SRAM中的数据采集
系统设计。数据输出时钟（C / C ）使最大
系统时钟与数据同步的灵活性。
所有同步输入通过输入寄存器控制
通过在K / K输入时钟。所有数据输出通过输出
由C / C输入时钟（或K / K在单控制寄存器
时钟模式）。写操作都带有片上同步进行
自定时写电路。
CON组fi guration
CY7C1392AV18-2M ×8
CY7C1393AV18-1M X18
CY7C1394AV18-512K ×36
逻辑框图（ CY7C1392AV18 ）
D
[7:0]
8
写
数据寄存器
写添加。解码
写
数据寄存器
阅读添加。解码
A
(19:0)
地址
注册
20
K
K
DOFF
读/写
V
REF
LD
BWS
0
BWS
1
CLK
将军
1M ×8
内存
ARRAY
1M ×8
内存
ARRAY
控制
逻辑
读取数据寄存器。
16
控制
逻辑
8
8
注册。
注册。
8
LD
读/写
C
C
CQ
CQ
注册。 8
8
Q
[7:0]
赛普拉斯半导体公司
文件编号： 38-05503修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月1日
初步
销刀豆网络gurations
CY7C1392AV18 （ 2M × 8 ） - 11 × 15的FBGA
CY7C1392AV18
CY7C1393AV18
CY7C1394AV18
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
V
SS
/72M
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
A
NC
NC
NC
Q4
NC
Q5
V
DDQ
NC
NC
D6
NC
NC
Q7
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
V
SS
/36M
NC
NC
NC
D2
NC
NC
V
REF
Q1
NC
NC
NC
NC
NC
TMS
11
CQ
Q3
D3
NC
Q2
NC
NC
ZQ
D1
NC
Q0
D0
NC
NC
TDI
CY7C1393AV18 （ 1M × 18 ） - 11 × 15的FBGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
V
SS
/72M
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
V
SS
/ 144M NC / 36M
文件编号： 38-05503修订版**
第21 3
初步
销刀豆网络gurations
（续）
CY7C1394AV18 （ 512K × 36 ） - 11 × 15的FBGA
CY7C1392AV18
CY7C1393AV18
CY7C1394AV18
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
D17
D16
Q16
Q15
D14
Q13
V
DDQ
D12
Q12
D11
D10
Q10
Q9
A
10
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
V
SS
/ 288M NC / 72M
NC / 36M V
SS
/144M
引脚德网络nitions
引脚名称
D
[x:0]
I / O
输入 -
同步
引脚说明
数据输入信号，有效的写操作过程中采样的K和K时钟的上升沿
操作。
CY7C1392AV18
D
[7:0]
CY7C1393AV18
D
[17:0]
CY7C1394AV18
D
[35:0]
同步加载：
这个输入被带到LOW，当一个总线周期序列要被定义的。
这个定义包括地址和读/写方向。所有交易上一阵操作
2数据（总线活动的一个周期） 。
字节写选择0 ， 1 ， 2 ， 3
低电平有效。
采样到K和K的上升沿
在写操作时钟。用于选择哪个字节期间写入到器件
在写操作的当前部分。不写入的字节保持不变。
CY7C1392AV18
BWS
0
控件D
[3:0]
和BWS
1
控件D
[7:4]
.
CY7C1393AV18
BWS
0
控件D
[8:0]
和BWS
1
控件D
[17:9].
CY7C1394AV18
BWS
0
控件D
[8:0]
， BWS
1
控件D
[17:9]
， BWS
2
控件D
[26:18]
和
BWS
3
控件D
[35:27]
所有的字节写选择采样的相同沿的数据。取消选择一个字节写
选择将导致数据的相应字节被忽略并且不写入到器件中。
地址输入。
在有源采样K个时钟的上升沿读取和写入
操作。这些地址输入复用于读取和写入操作。在内部，
该设备被组织为CY7C1392AV18 2M ×8 （每1M ×8阵列2 ） ， 1M ×18 （ 2
每512K ×18 ）的CY7C1393AV18和512K ×36的阵列（每个256K ×36 2数组）
CY7C1394AV18 。因此，仅需要20个地址输入到访问整个存储器
阵列CY7C1392AV18的， 19的地址输入， CY7C1393AV18和18个地址输入端
CY7C1394AV18 。当相应的端口被取消，这些输入将被忽略。
数据的输出信号。
在读操作期间，这些引脚输出所请求的数据。有效
数据被赶出在了C和C时钟的上升沿时读操作或K
和K在单时钟模式下。当读取访问被取消，Q
[x:0]
是自动
三态。
CY7C1392AV18
Q
[7:0]
CY7C1393AV18
Q
[17:0]
CY7C1394AV18
Q
[35:0]
LD
输入 -
同步
输入 -
同步
BWS
[3:0]
A
输入 -
同步
Q
[x:0]
OUTPUT-
同步
文件编号： 38-05503修订版**
第21 4
初步
引脚德网络nitions
（续）
引脚名称
读/写
I / O
输入 -
同步
输入 -
时钟
输入 -
时钟
输入 -
时钟
输入 -
时钟
回波时钟
引脚说明
CY7C1392AV18
CY7C1393AV18
CY7C1394AV18
同步读/写输入：
当LD为低电平时，该输入指定的访问类型（ READ
当R / W为高电平，写入，当R / W为低电平），用于加载的地址。 R / W必须满足的建立
并保持周围K的边缘倍
正输出时钟输入。
C被结合使用C至时钟输出从读数据
该设备。 C和C可以一起使用，以校正倾斜中的各个设备的飞行时间
板回控制器。详情参见应用实例。
负输出时钟输入。
C被结合使用C至时钟输出从读数据
该设备。 C和C可以一起使用，以校正倾斜中的各个设备的飞行时间
板回控制器。详情参见应用实例。
正向输入时钟输入。
的K上升沿用于捕获同步输入，
通过Q装置，并赶数据
[x:0]
在单时钟模式下。所有的访问都引发
关于K的上升沿
负输入时钟输入。
K被用于捕获同步的输入被提交给
通过Q装置，并赶数据
[x:0]
在单时钟模式下。
CQ参照相对于℃。
这是一个自由运行的时钟和同步到
在DDR -Ⅱ的输出时钟（C） 。在单时钟模式下， CQ相对于K的生成
定时反馈时钟显示在AC时序表。
CQ参照相对于℃。
这是一个自由运行的时钟和同步到
在DDR -Ⅱ的输出时钟（C） 。在单时钟模式下， CQ相对于K的生成
定时反馈时钟显示在AC时序表。
输出阻抗匹配输入。
此输入用于调整器件输出至系统
数据总线阻抗。 CQ ，CQ，和Q
[x:0]
输出阻抗为0.2× RQ 。其中，RQ是
电阻ZQ与接地之间。另外，该引脚可直接连接到
V
DD
，这使得最小阻抗模式。此引脚不能直接连接到
GND或悬空。
DLL关闭，低电平有效。
此引脚连接到地将关闭该DLL在设备里。
在DLL中的定时关闭操作将与本数据表中列出的不同。
在此操作的更多细节可以在应用笔记被发现
DLL运行于QDR -II 。
TDO的JTAG 。
TCK引脚用于JTAG 。
TDI引脚用于JTAG 。
TMS引脚用于JTAG 。
地址扩展为36M 。
这是不连接到所述模等，可以连接到任何电压电平。
地址扩展为36M 。
这应该是绑低。
地址扩展为72M 。
这是不连接到所述模等，可以连接到任何电压电平。
地址扩展为72M 。
这必须接低电平。
地址扩展为144M 。
这必须接低电平。
地址扩展为288M 。
这必须接低电平。
参考电压输入。
用于设置HSTL输入的基准电平的静态输入和
输出以及交流测量点。
地面的装置。
未连接到模具上。
可连接到任何电压电平。
C
C
K
K
CQ
CQ
回波时钟
ZQ
输入
DOFF
输入
TDO
TCK
TDI
TMS
NC/36M
V
SS
/36M
NC/72M
V
SS
/72M
V
SS
/144M
V
SS
/288M
V
REF
V
DD
V
SS
V
DDQ
NC
产量
输入
输入
输入
不适用
输入
不适用
输入
输入
输入
输入 -
参考
地
不适用
电源
电源输入到该装置的核心。
电源
电源输入，用于该装置的输出。
文件编号： 38-05503修订版**
第21 5
初步
CY7C1392AV18
CY7C1393AV18
CY7C1394AV18
18兆位的DDR -II SIO SRAM 2字突发架构
特点
18兆位密度（ 2M ×8 ， 1M ×18 ， 512K ×36 ）
250 - MHz时钟实现高带宽
2字突发降低地址总线频率
双倍数据速率（ DDR ）接口（数据传输时
500兆赫） @ 250 MHz的
两个输入时钟（K和K ）用于精确DDR定时
- SRAM仅使用上升沿
两个输出时钟（ C和C ）占时钟偏移
和飞行时间的不匹配
回波时钟（ CQ和CQ ）简化了数据采集的
高速系统
同步内部自定时写入
1.8V核心， HSTL输入和输出电源
可变驱动HSTL输出缓冲器
扩展HSTL输出电压（ 1.4V -V
DD
)
13 ×15× 1.4毫米1.0毫米间距FBGA封装， 165球
（ 11 ×15矩阵）
JTAG 1149.1兼容的测试访问端口
延迟锁定环（ DLL ），用于精确的数据放置
功能说明
该CY7C1392AV18 / CY7C1393AV18 / CY7C1394AV18是
1.8V同步SRAM的流水线配备了DDR- II
SIO （双数据速率独立的I / O）架构。在DDR- II
SIO由两个单独的端口，以访问存储器
数组。读端口有专用的数据输出，写入
端口有专用的数据输入，完全消除
需要“转身”与我共同需要的数据总线/ O
设备。访问每个端口使用共同完成
地址总线。读取和写入地址锁存
输入（ K）时钟的备选上升沿。写入数据寄存器
羊羔对K和K.读取数据的上升沿被驱动
在C和C的上升沿，如果提供，或在上升沿
K和在K的C / C的不设置。每个地址是
用两个8位字中的情况下，相关联的
CY7C1392AV18 ，在的情况下， 2个18位字
CY7C1393AV18 ，并且在该情况下，两个36位字
CY7C1394AV18 ，其依次爆流入或流出的
装置。
异步输入包括阻抗匹配（ ZQ ） 。
同步数据输出端被紧紧地匹配两个
输出回波时钟CQ / CQ ，省去了单独
从每个DDR- II SIO SRAM中的数据采集
系统设计。数据输出时钟（C / C ）使最大
系统时钟与数据同步的灵活性。
所有同步输入通过输入寄存器控制
通过在K / K输入时钟。所有数据输出通过输出
由C / C输入时钟（或K / K在单控制寄存器
时钟模式）。写操作都带有片上同步进行
自定时写电路。
CON组fi guration
CY7C1392AV18-2M ×8
CY7C1393AV18-1M X18
CY7C1394AV18-512K ×36
逻辑框图（ CY7C1392AV18 ）
D
[7:0]
8
写
数据寄存器
写添加。解码
写
数据寄存器
阅读添加。解码
A
(19:0)
地址
注册
20
K
K
DOFF
读/写
V
REF
LD
BWS
0
BWS
1
CLK
将军
1M ×8
内存
ARRAY
1M ×8
内存
ARRAY
控制
逻辑
读取数据寄存器。
16
控制
逻辑
8
8
注册。
注册。
8
LD
读/写
C
C
CQ
CQ
注册。 8
8
Q
[7:0]
赛普拉斯半导体公司
文件编号： 38-05503修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月1日
初步
销刀豆网络gurations
CY7C1392AV18 （ 2M × 8 ） - 11 × 15的FBGA
CY7C1392AV18
CY7C1393AV18
CY7C1394AV18
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
V
SS
/72M
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
A
NC
NC
NC
Q4
NC
Q5
V
DDQ
NC
NC
D6
NC
NC
Q7
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
V
SS
/36M
NC
NC
NC
D2
NC
NC
V
REF
Q1
NC
NC
NC
NC
NC
TMS
11
CQ
Q3
D3
NC
Q2
NC
NC
ZQ
D1
NC
Q0
D0
NC
NC
TDI
CY7C1393AV18 （ 1M × 18 ） - 11 × 15的FBGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
V
SS
/72M
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
V
SS
/ 144M NC / 36M
文件编号： 38-05503修订版**
第21 3
初步
销刀豆网络gurations
（续）
CY7C1394AV18 （ 512K × 36 ） - 11 × 15的FBGA
CY7C1392AV18
CY7C1393AV18
CY7C1394AV18
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
D17
D16
Q16
Q15
D14
Q13
V
DDQ
D12
Q12
D11
D10
Q10
Q9
A
10
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
V
SS
/ 288M NC / 72M
NC / 36M V
SS
/144M
引脚德网络nitions
引脚名称
D
[x:0]
I / O
输入 -
同步
引脚说明
数据输入信号，有效的写操作过程中采样的K和K时钟的上升沿
操作。
CY7C1392AV18
D
[7:0]
CY7C1393AV18
D
[17:0]
CY7C1394AV18
D
[35:0]
同步加载：
这个输入被带到LOW，当一个总线周期序列要被定义的。
这个定义包括地址和读/写方向。所有交易上一阵操作
2数据（总线活动的一个周期） 。
字节写选择0 ， 1 ， 2 ， 3
低电平有效。
采样到K和K的上升沿
在写操作时钟。用于选择哪个字节期间写入到器件
在写操作的当前部分。不写入的字节保持不变。
CY7C1392AV18
BWS
0
控件D
[3:0]
和BWS
1
控件D
[7:4]
.
CY7C1393AV18
BWS
0
控件D
[8:0]
和BWS
1
控件D
[17:9].
CY7C1394AV18
BWS
0
控件D
[8:0]
， BWS
1
控件D
[17:9]
， BWS
2
控件D
[26:18]
和
BWS
3
控件D
[35:27]
所有的字节写选择采样的相同沿的数据。取消选择一个字节写
选择将导致数据的相应字节被忽略并且不写入到器件中。
地址输入。
在有源采样K个时钟的上升沿读取和写入
操作。这些地址输入复用于读取和写入操作。在内部，
该设备被组织为CY7C1392AV18 2M ×8 （每1M ×8阵列2 ） ， 1M ×18 （ 2
每512K ×18 ）的CY7C1393AV18和512K ×36的阵列（每个256K ×36 2数组）
CY7C1394AV18 。因此，仅需要20个地址输入到访问整个存储器
阵列CY7C1392AV18的， 19的地址输入， CY7C1393AV18和18个地址输入端
CY7C1394AV18 。当相应的端口被取消，这些输入将被忽略。
数据的输出信号。
在读操作期间，这些引脚输出所请求的数据。有效
数据被赶出在了C和C时钟的上升沿时读操作或K
和K在单时钟模式下。当读取访问被取消，Q
[x:0]
是自动
三态。
CY7C1392AV18
Q
[7:0]
CY7C1393AV18
Q
[17:0]
CY7C1394AV18
Q
[35:0]
LD
输入 -
同步
输入 -
同步
BWS
[3:0]
A
输入 -
同步
Q
[x:0]
OUTPUT-
同步
文件编号： 38-05503修订版**
第21 4
初步
引脚德网络nitions
（续）
引脚名称
读/写
I / O
输入 -
同步
输入 -
时钟
输入 -
时钟
输入 -
时钟
输入 -
时钟
回波时钟
引脚说明
CY7C1392AV18
CY7C1393AV18
CY7C1394AV18
同步读/写输入：
当LD为低电平时，该输入指定的访问类型（ READ
当R / W为高电平，写入，当R / W为低电平），用于加载的地址。 R / W必须满足的建立
并保持周围K的边缘倍
正输出时钟输入。
C被结合使用C至时钟输出从读数据
该设备。 C和C可以一起使用，以校正倾斜中的各个设备的飞行时间
板回控制器。详情参见应用实例。
负输出时钟输入。
C被结合使用C至时钟输出从读数据
该设备。 C和C可以一起使用，以校正倾斜中的各个设备的飞行时间
板回控制器。详情参见应用实例。
正向输入时钟输入。
的K上升沿用于捕获同步输入，
通过Q装置，并赶数据
[x:0]
在单时钟模式下。所有的访问都引发
关于K的上升沿
负输入时钟输入。
K被用于捕获同步的输入被提交给
通过Q装置，并赶数据
[x:0]
在单时钟模式下。
CQ参照相对于℃。
这是一个自由运行的时钟和同步到
在DDR -Ⅱ的输出时钟（C） 。在单时钟模式下， CQ相对于K的生成
定时反馈时钟显示在AC时序表。
CQ参照相对于℃。
这是一个自由运行的时钟和同步到
在DDR -Ⅱ的输出时钟（C） 。在单时钟模式下， CQ相对于K的生成
定时反馈时钟显示在AC时序表。
输出阻抗匹配输入。
此输入用于调整器件输出至系统
数据总线阻抗。 CQ ，CQ，和Q
[x:0]
输出阻抗为0.2× RQ 。其中，RQ是
电阻ZQ与接地之间。另外，该引脚可直接连接到
V
DD
，这使得最小阻抗模式。此引脚不能直接连接到
GND或悬空。
DLL关闭，低电平有效。
此引脚连接到地将关闭该DLL在设备里。
在DLL中的定时关闭操作将与本数据表中列出的不同。
在此操作的更多细节可以在应用笔记被发现
DLL运行于QDR -II 。
TDO的JTAG 。
TCK引脚用于JTAG 。
TDI引脚用于JTAG 。
TMS引脚用于JTAG 。
地址扩展为36M 。
这是不连接到所述模等，可以连接到任何电压电平。
地址扩展为36M 。
这应该是绑低。
地址扩展为72M 。
这是不连接到所述模等，可以连接到任何电压电平。
地址扩展为72M 。
这必须接低电平。
地址扩展为144M 。
这必须接低电平。
地址扩展为288M 。
这必须接低电平。
参考电压输入。
用于设置HSTL输入的基准电平的静态输入和
输出以及交流测量点。
地面的装置。
未连接到模具上。
可连接到任何电压电平。
C
C
K
K
CQ
CQ
回波时钟
ZQ
输入
DOFF
输入
TDO
TCK
TDI
TMS
NC/36M
V
SS
/36M
NC/72M
V
SS
/72M
V
SS
/144M
V
SS
/288M
V
REF
V
DD
V
SS
V
DDQ
NC
产量
输入
输入
输入
不适用
输入
不适用
输入
输入
输入
输入 -
参考
地
不适用
电源
电源输入到该装置的核心。
电源
电源输入，用于该装置的输出。
文件编号： 38-05503修订版**
第21 5
QQ：2880707522 复制
