86B
CY7C1386B
CY7C1387B
512K ×36 / 1M ×18流水线DCD SRAM
特点
快速的时钟速度： 200 ， 167 ， 150 ， 133 MHz的
提供高性能3-1-1-1接入速率
快速OE访问时间： 3.0 ， 3.4 ， 3.8 ，和4.2纳秒
最适合深度拓展
3.3V （ -5 ％ / + 10 ％ ）电源
常见的数据输入和数据输出
字节写使能和全局写控制
双循环取消
芯片启用地址管道
地址，数据和控制寄存器
内部自定时写周期
突发控制引脚（交错或线性爆裂
序）
使用ZZ模式或CE自动断电可用
DESELECT
高密度，高速包
针对BGA封装的版本JTAG边界扫描
使用ZZ模式或CE自动断电可用
DESELECT
由一个正沿触发时钟输入控制寄存器
（CLK） 。同步输入包括所有地址，数据
输入地址流水线芯片启用（ CES）上，突发控制
输入（ ADSC ， ADSP和ADV ） ，写入启用（ BWA ， BWB ，
BWC ， BWD和BWE ）和全局写（ GW ） 。
异步输入包括输出使能（ OE ）和
突发模式控制（ MODE ） 。 DQ
A，B ， C，D
和DP
A，B ， C，D
适用于
CY7C1386B和DQ
A，B
和DP
A，B
适用于CY7C1387B 。的a，b ，
c和d各为8位宽度中的DQ的情况下，和1比特宽
DP中的情况。
地址和芯片使注册的任
地址状态处理器（ ADSP ）或地址状态
控制器（ ADSC ）输入引脚。随后一阵地址
可以在内部产生的突发超前作为控制
销（ ADV ） 。
地址，数据输入，并写入控制记录片
启动自定时写周期。写周期可以是一个
4个字节宽的写控制输入作为控制。
单个字节写入允许写入单个字节。 BWA
控制DQA和DQPa 。 BWB控制DQB和DQPb 。 BWC
控制DQC和DQPd 。 BWD控制DQD - DQD和DQPd 。
BWA ， BWB ， BWC和BWD可以活动只与BWE低。
GW低导致被写入所有字节。写直通
功能允许在该输出写入可用数据
立即一个读周期。该器件还集成了
流水线使能电路，易于扩展的深度不
惩罚系统性能。
该CY7C1386B和CY7C1387B都是双循环
取消部分。所有的输入和CY7C1386B产出和
在CY7C1387B是符合JEDEC标准的JESD8-5兼容。
功能说明
赛普拉斯同步突发SRAM家庭使用
高速，低功耗的CMOS设计采用了先进的
单层多晶硅三层金属工艺。每
存储单元由六个晶体管。
该CY7C1386B和CY7C1387B SRAM的集成
524288 × 36和1048576 × 18的SRAM单元具有先进
同步外围电路和一个2位计数器为
内部突发操作。所有的同步输入端通过门控
选购指南
200兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
3
315
20
167兆赫
3.4
285
20
150兆赫
3.8
265
20
133兆赫
4.2
245
20
单位
ns
mA
mA
赛普拉斯半导体公司
文件编号： 38-05195牧师**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2001年12月3日
CY7C1386B
CY7C1387B
逻辑框图CY7C1386B - 512K × 36
模式
(A
[1;0]
) 2
CLK
ADV
ADSC
ADSP
A
[18:0]
GW
BWE
BW
d
BW
c
D
BW
b
D
BW
a
CE
1
CE
2
CE
3
D
BURST Q
0
CE计数器
Q
1
CLR
Q
19
17
D
地址
CE注册
D
DQ
d
， DP
d
BYTEWRITE
注册
DQ
c
， DP
c
BYTEWRITE
注册
DQ
b
， DP
b
BYTEWRITE
注册
DQ
a
， DP
a
BYTEWRITE
注册
ENABLE CE
注册
Q
17
19
512K × 36
内存
ARRAY
D
Q
Q
Q
36
Q
36
D使能延时Q
注册
OE
ZZ
睡觉
控制
产量
注册
CLK
输入
注册
CLK
DQ
A，B ， C，D
DP
A，B ， C，D
逻辑框图
CY7C1387B - 1M × 18
模式
(A
[1;0]
) 2
CLK
ADV
ADSC
ADSP
A
[19:0]
GW
BWE
BW
b
BW
a
BURST Q
0
CE计数器
Q
1
CLR
Q
19
17
D
地址
CE注册
D
DQ
b
， DP
b
BYTEWRITE
注册
DQ
a
， DP
a
BYTEWRITE
注册
Q
17
19
1M × 18
内存
ARRAY
D
Q
CE
1
CE
2
CE
3
18
D
ENABLE CE
CE注册
Q
18
D使能延时Q
注册
OE
ZZ
睡觉
控制
产量
注册
CLK
输入
注册
CLK
DQ
A，B
DP
A，B
文件编号： 38-05195牧师**
第32 2
CY7C1386B
CY7C1387B
销刀豆网络gurations
（续）
165球FBGA封装焊球
CY7C1386B （ 512K × 36 ） - 11 × 15的FBGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
DPC
DQC
DQC
DQC
DQC
NC
DQD
DQD
DQD
DQD
DPD
NC
模式
2
A
A
NC
DQC
DQC
DQC
DQC
V
SS
DQD
DQD
DQD
DQD
NC
64M
32M
3
CE
1
CE
2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BWC
BWD
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
5
BWB
BWA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDI
TMS
6
CE
3
CLK
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
A1
A0
7
BWE
GW
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDO
TCK
8
ADSC
OE
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
9
ADV
ADSP
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
10
A
A
NC
DQB
DQB
DQB
DQB
NC
DQA
DQA
DQA
DQA
NC
A
A
11
NC
128M
DPB
DQB
DQB
DQB
DQB
ZZ
DQA
DQA
DQA
DQA
DPA
A
A
CY7C1387B （ 1M × 18 ） - 11 × 15的FBGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
NC
NC
NC
NC
NC
NC
DQB
DQB
DQB
DQB
DPB
NC
模式
2
A
A
NC
DQB
DQB
DQB
DQB
V
SS
NC
NC
NC
NC
NC
64M
32M
3
CE
1
CE
2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BWB
NC
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
5
NC
BWA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDI
TMS
6
CE
3
CLK
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
A1
A0
7
BWE
GW
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDO
TCK
8
ADSC
OE
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
9
ADV
ADSP
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
10
A
A
NC
NC
NC
NC
NC
NC
DQA
DQA
DQA
DQA
NC
A
A
11
A
128M
DPA
DQA
DQA
DQA
DQA
ZZ
NC
NC
NC
NC
NC
A
A
文件编号： 38-05195牧师**
第32 5
1CY7C1386B
初步
CY7C1386B
CY7C1387B
512K X 1分之36兆×18流水线DCD SRAM
特点
快速的时钟速度： 200 ， 166 ， 150 ， 133 MHz的
提供高性能3-1-1-1接入速率
快速OE访问时间： 3.0 ， 3.4 ， 3.8 ，和4.2纳秒
最适合深度拓展
3.3V （ -5 ％ / + 10 ％ ）电源
常见的数据输入和数据输出
字节写使能和全局写控制
双循环取消
芯片启用地址管道
地址，数据和控制寄存器
内部自定时写周期
突发控制引脚（交错或线性突发SE-
组成的序列）
用于便携式应用的自动断电
高密度，高速包
针对BGA封装的版本JTAG边界扫描
输入地址流水线芯片使能（ CE ） ，突发控制IN-
,
看跌期权（ ADSC ， ADSP和ADV ） ，写使能（ BWA ， BWB ，
BWC ， BWD和BWE ）和全局写（ GW ） 。
异步输入包括输出使能（ OE ）和
突发模式控制（ MODE ） 。数据（DQ
A，B ， C，D
）和数据
奇偶校验（ DQP
A，B ， C，D
）输出，通过OE启用，也asynchro-
知性。
DQ
A，B ， C，D
和DQP
A，B ， C，D
适用于CY7C1386B和DQ
A，B
和
DQP
A，B
适用于CY7C1387B 。的a，b ，C，D各为8位宽度的
DQ的情况下，和1比特宽的DP的情况下
.
地址和芯片使注册的AD-任
着装状态处理器（ ADSP ）或地址状态控制器
（ ADSC ）输入引脚。随后一阵地址可以跨
应受所产生的突发提前引脚（ ADV）的控制。
地址，数据输入，并写入控制记录片
启动自定时写周期。写周期可以是一个
到4个字节宽，由写控制输入控制。
单个字节写入允许写入单个字节。 BWA
控制DQA和DQPa 。 BWB控制DQB和DQPb 。 BWC
控制DQcand DQPd 。 BWD控制DQD - DQD和DQPd 。
BWA ， BWB ， BWC和BWD可以活动仅是BWE
低。 GW是低导致被写入所有字节。写
直通功能允许在输出写入可用数据
放了马上下一个读周期。该器件还在 -
公司债券流水线启动电路，用于容易深度扩展
没有惩罚的系统性能。
该CY7C1386B / CY7C1387B都是双循环取消
件。所有输入和CY7C1386B和输出的
CY7C1387B是JEDEC标准JESD8-5兼容。
功能说明
赛普拉斯同步突发SRAM家庭使用
高速，低功耗的CMOS设计采用了先进的赎罪
GLE -多晶硅层，三层金属工艺。每个MEM-
储器单元由六个晶体管。
该CY7C1386B和CY7C1387B SRAM的集成
524,288x36和1,048,576x18 SRAM单元具有先进
同步外围电路和一个2位计数器为间
最终突发操作。所有的同步输入端通过稳压门
存器由一个正沿触发时钟输入控制
（CLK） 。同步输入包括所有地址，所有的数据
选购指南
200兆赫
最大访问时间（纳秒）
最大工作电流（mA ）
最大的CMOS待机电流（mA ）
阴影区域包含预览。
166兆赫
3.4
230
30
150兆赫
3.8
190
30
133兆赫
4.2
160
30
3.0
广告
280
30
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
2001年7月5日
初步
引脚德网络nitions
名字
A0
A1
A
BWA
BWB
BWC
BWD
GW
I / O
输入 -
同步
输入 -
同步
CY7C1386B
CY7C1387B
描述
用于选择的地址位置中的一个地址输入。采样的
上升CLK的边缘，如果ADSP ADSC或低电平有效，和CE
1,
CE
2
和
CE
3
采样活跃。一
[1:0]
喂2位计数器。
字节写选择输入，低电平有效。合格与BWE进行字节
写入到SRAM中。采样在CLK的上升沿。
输入 -
同步
输入 -
同步
输入时钟
BWE
CLK
CE
1
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
CE
2
CE
3
OE
ADV
ADSP
输入 -
同步
输入 -
同步
ADSC
输入 -
同步
模式
输入 -
STATIC
输入 -
异步
I / O-
同步
ZZ
DQA ， DPA
DQB ， DPB
DQC ， DPC
DQD ， DPD
TDO
TDI
TMS
JTAG串行
产量
同步
JTAG串行
输入
同步
测试模式选择
同步
全局写使能输入，低电平有效。当上升沿置为低电平
CLK的边缘，一个全球性的写操作进行的（所有字节写入，不管
在BW值
A，B ， C，D
和BWE ） 。
字节写使能输入，低电平有效。采样在CLK的上升沿。这
信号必须被拉低，进行字节写操作。
时钟输入。用于捕获所有的同步输入到设备中。还用
递增突发计数器时， ADV为低电平时，一阵期间
操作。
芯片使能1输入，低电平有效。采样在CLK的上升沿。二手
与CE联
2
和CE
3
选择/取消选择该设备。 ADSP是会忽
如果接异CE
1
为高。
芯片使能2输入，高电平有效。采样在CLK的上升沿。二手
与CE联
1
和CE
3
选择/取消选择该设备。 （仅TQFP ）
芯片使能3输入，低电平有效。采样在CLK的上升沿。二手
与CE联
1
和CE
2
选择/取消选择该设备。 （仅TQFP ）
输出使能，异步输入，低电平有效。控制的方向
I / O引脚。当低时， I / O引脚用作输出。当拉高高，
I / O引脚三态，并作为输入数据引脚。在OE被屏蔽
从取消选择状态，当出现一个读周期的第一个时钟。
超前输入信号，采样在CLK的上升沿。当断言，它
自动递增的猝发周期的地址。
地址选通从处理器，采样在CLK的上升沿。当
置为低电平， A被抓获的地址寄存器。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言，只有ADSP
是公认的。 ASDP被忽略时， CE
1
被拉高高。
地址选通从控制器，取样在CLK的上升沿。当
置为低电平，A
[x:0]
被捕获在地址寄存器中。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言，只有ADSP
是公认的。
选择突发订单。当连接到GND选择线性突发序列。当
连接到V
DDQ
或悬空选择交错突发序列。这是一个带
引脚和设备应运行过程中保持不变。
ZZ “休眠”输入。此高电平输入将器件置于一个非时间关键
“休眠”状态与数据的完整性保护。
双向数据I / O线。作为输入，它们馈入一个片上的数据寄存器
由CLK的上升沿触发。为输出，他们提供的数据
在上一个时钟的上升包含在由指定的存储器位置
的读周期。销的方向由OE控制。当OE
低电平时，引脚用作输出。当HIGH ， DQX和DPX是
置于三态条件。
串行数据输出到JTAG电路。提供在TCK的下降沿数据
（仅适用于BGA ） 。
串行数据，在到JTAG电路。采样于TCK的上升沿（ BGA
只） 。
该引脚控制测试访问端口状态机。的上升沿采样
TCK （ BGA只）的边缘。
5
QQ：2881677436 复制
