CY7C1378B
9兆位（ 256K ×32）流水线SRAM
与NOBL 架构
特点
引脚兼容，功能上等同于ZBT
器件
内部自定时输出缓冲控制，以消除
需要使用参考
字节写能力
256K ×32个通用I / O架构
单3.3V电源
快速时钟到输出时间
- 3.2纳秒（ 200 - MHz器件）
- 3.5纳秒（ 166 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
异步输出使能（ OE ）
JEDEC标准的100引脚TQFP封装
连拍能力直线或交错突发订单
“ZZ”睡眠模式选项
提供100引脚TQFP封装
功能说明
[1]
该CY7C1378B是3.3V ， 256K ×32的同步流水线
突发SRAM专为支持真正的无限
背来背读/写操作，而不会插入
等待状态。该CY7C1378B配备了先进
无总线延迟 （ NOBL ）逻辑才能启用consec-
utive读/写操作的数据传送上
每个时钟周期。该功能极大地提高了
吞吐量SRAM的，特别是在需要的系统
频繁的读/写转换。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能（ CEN ）信号的资格，
其中，拉高时，暂停运行，延长
先前时钟周期。来自时钟最大接入延迟
上升为3.2纳秒（ 200 - MHz器件）
写操作是由四个字节写选择控制
（ BW
[A ：D ]
）和写使能（ WE）输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册1
写地址
注册2
C
ADV / LD
BW
A
BW
B
BW
C
BW
D
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05435修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年4月15日
CY7C1378B
引脚德网络nitions
名字
A0, A1, A
TQFP
37,36,32,
33,34,35,
44,45,46,
47,48,49,50,
81,82,83,
99,100
93,94,
95,96
88
I / O
输入 -
同步
描述
用于选择的256K地址位置中的一个地址输入。
采样在CLK的上升沿。一
[1:0]
被馈送到2位的脉冲串
计数器。
BW
[A ：D ]
WE
输入 -
同步
输入 -
同步
输入 -
同步
字节写输入，低电平有效。
合格与我们进行写操作
到SRAM中。采样在CLK的上升沿。
写使能输入，低电平有效。
采样在CLK的上升沿
如果CEN为低电平有效。此信号必须置为低电平以启动
写序。
前进/负载输入。
用于推进的芯片上地址计数器
或装入一个新的地址。当高（和CEN为低电平）的
内部突发计数器是先进的。低电平时，一个新的地址可以是
装入装置的接入。被取消后， ADV / LD
应该被驱动为低，以装入新的地址。
时钟输入。
用于捕获所有的同步输入到设备中。
CLK为合格与CEN 。如果CEN活跃CLK时，才能识别
低。
芯片使能1输入，低电平有效。
采样的上升沿
CLK 。使用与CE联
2
和CE
3
选择/取消
装置。
芯片使能2输入，高电平有效。
采样的上升沿
CLK 。使用与CE联
1
和CE
3
选择/取消
装置。
芯片使能3输入，低电平有效。
采样的上升沿
CLK 。使用与CE联
1
和CE
2
选择/取消
装置。
输出使能，异步输入，低电平有效。
结合
该装置来控制方向内侧的同步逻辑块
的I / O引脚。当低时，I / O引脚被允许表现为
输出。当拉高高， I / O引脚三态，并作为
输入数据引脚。写入的数据部分中的OE被屏蔽SE-
quence ，在第一时钟从一个取消选择状态出现时，
当该装置已被取消。
时钟使能输入，低电平有效。
当低电平的时钟
信号由SRAM的认可。当拉高高的时钟
信号被屏蔽。由于拉高CEN不取消DE-
副岑可用于在需要时扩展的前一周期。
ZZ “休眠”输入。
此高电平输入将器件置于一个
非时间关键的“休眠”状态与数据完整性保护。中
正常工作时，该引脚可以连接到V
SS
或悬空。
双向数据I / O线。
作为输入，它们馈入一个片上的数据
的寄存器，是由CLK的上升沿触发。作为输出，他们
提供包含在由指定的内存位置中的数据
[16:0]
在读周期的时钟的上升。引脚的方向
通过OE和内部控制逻辑控制。当OE是断言
低时，销可以表现为输出。当HIGH ， DQ
s
放置
在三态条件。输出是自动三态
写过程的数据部分，在第一时钟期间，当
刚刚脱离取消选中状态，当设备被取消，
不管OE的状态。
模式输入。选择设备的脉冲串顺序。
当连接到GND选择线性突发序列。当连接到V
DD
or
悬空选择交错突发序列。
第14页3
ADV / LD
85
CLK
89
输入时钟
CE
1
98
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
CE
2
97
CE
3
92
OE
86
CEN
87
输入 -
同步
ZZ
64
输入 -
异步
I / O-
同步
的DQ
52,53,56,
57,58,59,
62,63,68,
69,72,73,
74,75,78,
79,2,3,6,
7,8,9,12,
13,18,19,
22,23,24,
25,28,29
31
模式
输入
表带针
文件编号： 38-05435修订版**
CY7C1378B
功能概述
该CY7C1378B是一个同步流水线猝发SRAM的
专门设计的过程中，消除等待状态
读/写转换。所有同步输入通过
输入寄存器的时钟的上升沿来控制。该
时钟信号是合格的时钟使能输入信号
（ CEN ） 。如果CEN为高电平时，时钟信号不被识别和
所有的内部状态被保持。所有的同步操作
有资格与CEN 。所有数据输出通过输出
寄存器由时钟的上升沿来控制。最大
从时钟上升接入延迟（叔
CO
）为3.5纳秒（ 166 - MHz的
装置） 。
访问可通过发出三个芯片使启动
（ CE
1
，CE
2
，CE
3
）活性在时钟的上升沿。如果时钟
启用（ CEN ）为低电平有效和ADV / LD为低电平时，
提供给该装置的地址将被锁存。该
访问既可以一个读或写操作，这取决于
写的状态使能（ WE） 。 BW
[A ：D ]
可用于
进行字节写操作。
写操作是通过写使能（ WE）资格。所有
写操作被简化片上同步自定时写
电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）简化了深度扩展。
所有操作（读，写，并取消）是流水线。
ADV / LD应驱动至低电平，一旦设备已被
取消选择以加载新的地址的下一个
操作。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
所有的断言活跃， （ 3 ）写使能输入
WE信号被拉高高， （ 4 ） ADV / LD是断言
低。呈现给地址输入端的地址被锁存
入地址寄存器，并提交给存储芯
和控制逻辑。所述控制逻辑确定读
访问过程中，允许所请求的数据，以
传播到输出寄存器的输入端。在上升沿
在下一个时钟的所请求的数据被允许传播
通过输出寄存器和到数据总线上，提供了操作环境
为低电平有效。读出的第一时钟之后获得的输出
缓冲器由OE和内部控制逻辑来控制。 OE
该设备驱除必须驱动为低电平，从而在
请求的数据。在第二时钟期间，随后的
操作（读/写/取消）可以启动。取消选择
该装置还流水线。因此，当对SRAM是
取消在时钟上升沿被芯片中的一个使能信号，其
将输出三态，在下一个时钟的上升。
突发读访问
该CY7C1378B有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
4读取无重新确立的地址输入。 ADV / LD
必须被驱动为低，以装入新的地址进
SRAM中，如上面所述的单读访问部分中描述。
该数据串计数器的顺序由模式决定的
输入信号。在MODE低输入选择线爆裂
模式中，一个高电平选择一个交错突发序列。两
突发计数器使用A0和A1的突发序列，并将
充分递增，当环绕。在高输入
ADV /劳工处会增加内部突发计数器不管
文件编号： 38-05435修订版**
芯片的状态，使输入或WE 。 WE被锁在
开始一阵周期。因此，访问类型（读
或写）保持在整个突发序列。
单写访问
当满足下列条件都写入访问被启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
是全部置为有效，和（3）的写信号WE
为低电平。呈现给地址输入端的地址
被加载到地址寄存器。写信号是
锁存到控制逻辑块。
在随后的时钟上升的数据线是自动
三态不管OE输入信号的状态。这
允许外部逻辑呈现上的DQ的数据和
DQP
[A ：D ]
。此外，该地址用于后续访问
（读/写/取消）被锁存到地址寄存器
（提供相应的控制信号被置位） 。
在下一个时钟上升（提交的DQ的数据或其子集
对于字节写操作，请参阅写周期说明表
详情）输入锁存到设备和写入是
完整的。
在写操作期间写入的数据由控制
BW
[A ：D ]
信号。该CY7C1378B提供字节写
这是在写周期说明表中描述的能力。
断言写使能输入（ WE）与选定的字节
写选择（ BW
[A ：D ]
）输入将有选择地写只
所需的字节数。在一个字节写入字节未选择
操作将保持不变。一个同步自定时
写入机制被提供以简化的写
操作。字节写入功能已被列入为
极大地简化了读/修改/写的序列，它可以是
减少到简单的字节写操作。
由于CY7C1378B是一种常见的I / O设备，数据
不应该被驱入装置，同时输出
活跃的。输出使能（ OE ）可以拉高高
之前提交数据到DQS的。这样做将三态
输出驱动器。为安全起见， DQS就会automati-
一个写周期的数据部分期间美云三态，
不管OE的状态。
突发写入访问
该CY7C1378B有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
四个写入操作，而不会重新确立的地址输入。
ADV / LD必须驱动为低电平以加载初始
地址，如单写访问部分描述
以上。当ADV / LD驱动为高电平在随后的时钟
上升，芯片使能（ CE
1
，CE
2
和CE
3
）和WE输入是
忽略，并且该数据串计数器递增。正确的
BW
[A ：D ]
输入必须在突发写入的每个循环中被驱动
为了写入数据的正确字节。
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE
1
，CE
2
和CE
3
，必须保持非活动状态
在t的持续时间
ZZREC
之后， ZZ输入返回低电平。
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CY7C1378B
9兆位（ 256K ×32）流水线SRAM
与NOBL 架构
特点
引脚兼容，功能上等同于ZBT
器件
内部自定时输出缓冲控制，以消除
需要使用参考
字节写能力
256K ×32个通用I / O架构
单3.3V电源
快速时钟到输出时间
- 3.2纳秒（ 200 - MHz器件）
- 3.5纳秒（ 166 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
异步输出使能（ OE ）
JEDEC标准的100引脚TQFP封装
连拍能力直线或交错突发订单
“ZZ”睡眠模式选项
提供100引脚TQFP封装
功能说明
[1]
该CY7C1378B是3.3V ， 256K ×32的同步流水线
突发SRAM专为支持真正的无限
背来背读/写操作，而不会插入
等待状态。该CY7C1378B配备了先进
无总线延迟 （ NOBL ）逻辑才能启用consec-
utive读/写操作的数据传送上
每个时钟周期。该功能极大地提高了
吞吐量SRAM的，特别是在需要的系统
频繁的读/写转换。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能（ CEN ）信号的资格，
其中，拉高时，暂停运行，延长
先前时钟周期。来自时钟最大接入延迟
上升为3.2纳秒（ 200 - MHz器件）
写操作是由四个字节写选择控制
（ BW
[A ：D ]
）和写使能（ WE）输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册1
写地址
注册2
C
ADV / LD
BW
A
BW
B
BW
C
BW
D
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05435修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年4月15日
CY7C1378B
引脚德网络nitions
名字
A0, A1, A
TQFP
37,36,32,
33,34,35,
44,45,46,
47,48,49,50,
81,82,83,
99,100
93,94,
95,96
88
I / O
输入 -
同步
描述
用于选择的256K地址位置中的一个地址输入。
采样在CLK的上升沿。一
[1:0]
被馈送到2位的脉冲串
计数器。
BW
[A ：D ]
WE
输入 -
同步
输入 -
同步
输入 -
同步
字节写输入，低电平有效。
合格与我们进行写操作
到SRAM中。采样在CLK的上升沿。
写使能输入，低电平有效。
采样在CLK的上升沿
如果CEN为低电平有效。此信号必须置为低电平以启动
写序。
前进/负载输入。
用于推进的芯片上地址计数器
或装入一个新的地址。当高（和CEN为低电平）的
内部突发计数器是先进的。低电平时，一个新的地址可以是
装入装置的接入。被取消后， ADV / LD
应该被驱动为低，以装入新的地址。
时钟输入。
用于捕获所有的同步输入到设备中。
CLK为合格与CEN 。如果CEN活跃CLK时，才能识别
低。
芯片使能1输入，低电平有效。
采样的上升沿
CLK 。使用与CE联
2
和CE
3
选择/取消
装置。
芯片使能2输入，高电平有效。
采样的上升沿
CLK 。使用与CE联
1
和CE
3
选择/取消
装置。
芯片使能3输入，低电平有效。
采样的上升沿
CLK 。使用与CE联
1
和CE
2
选择/取消
装置。
输出使能，异步输入，低电平有效。
结合
该装置来控制方向内侧的同步逻辑块
的I / O引脚。当低时，I / O引脚被允许表现为
输出。当拉高高， I / O引脚三态，并作为
输入数据引脚。写入的数据部分中的OE被屏蔽SE-
quence ，在第一时钟从一个取消选择状态出现时，
当该装置已被取消。
时钟使能输入，低电平有效。
当低电平的时钟
信号由SRAM的认可。当拉高高的时钟
信号被屏蔽。由于拉高CEN不取消DE-
副岑可用于在需要时扩展的前一周期。
ZZ “休眠”输入。
此高电平输入将器件置于一个
非时间关键的“休眠”状态与数据完整性保护。中
正常工作时，该引脚可以连接到V
SS
或悬空。
双向数据I / O线。
作为输入，它们馈入一个片上的数据
的寄存器，是由CLK的上升沿触发。作为输出，他们
提供包含在由指定的内存位置中的数据
[16:0]
在读周期的时钟的上升。引脚的方向
通过OE和内部控制逻辑控制。当OE是断言
低时，销可以表现为输出。当HIGH ， DQ
s
放置
在三态条件。输出是自动三态
写过程的数据部分，在第一时钟期间，当
刚刚脱离取消选中状态，当设备被取消，
不管OE的状态。
模式输入。选择设备的脉冲串顺序。
当连接到GND选择线性突发序列。当连接到V
DD
or
悬空选择交错突发序列。
第14页3
ADV / LD
85
CLK
89
输入时钟
CE
1
98
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
CE
2
97
CE
3
92
OE
86
CEN
87
输入 -
同步
ZZ
64
输入 -
异步
I / O-
同步
的DQ
52,53,56,
57,58,59,
62,63,68,
69,72,73,
74,75,78,
79,2,3,6,
7,8,9,12,
13,18,19,
22,23,24,
25,28,29
31
模式
输入
表带针
文件编号： 38-05435修订版**
CY7C1378B
功能概述
该CY7C1378B是一个同步流水线猝发SRAM的
专门设计的过程中，消除等待状态
读/写转换。所有同步输入通过
输入寄存器的时钟的上升沿来控制。该
时钟信号是合格的时钟使能输入信号
（ CEN ） 。如果CEN为高电平时，时钟信号不被识别和
所有的内部状态被保持。所有的同步操作
有资格与CEN 。所有数据输出通过输出
寄存器由时钟的上升沿来控制。最大
从时钟上升接入延迟（叔
CO
）为3.5纳秒（ 166 - MHz的
装置） 。
访问可通过发出三个芯片使启动
（ CE
1
，CE
2
，CE
3
）活性在时钟的上升沿。如果时钟
启用（ CEN ）为低电平有效和ADV / LD为低电平时，
提供给该装置的地址将被锁存。该
访问既可以一个读或写操作，这取决于
写的状态使能（ WE） 。 BW
[A ：D ]
可用于
进行字节写操作。
写操作是通过写使能（ WE）资格。所有
写操作被简化片上同步自定时写
电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）简化了深度扩展。
所有操作（读，写，并取消）是流水线。
ADV / LD应驱动至低电平，一旦设备已被
取消选择以加载新的地址的下一个
操作。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
所有的断言活跃， （ 3 ）写使能输入
WE信号被拉高高， （ 4 ） ADV / LD是断言
低。呈现给地址输入端的地址被锁存
入地址寄存器，并提交给存储芯
和控制逻辑。所述控制逻辑确定读
访问过程中，允许所请求的数据，以
传播到输出寄存器的输入端。在上升沿
在下一个时钟的所请求的数据被允许传播
通过输出寄存器和到数据总线上，提供了操作环境
为低电平有效。读出的第一时钟之后获得的输出
缓冲器由OE和内部控制逻辑来控制。 OE
该设备驱除必须驱动为低电平，从而在
请求的数据。在第二时钟期间，随后的
操作（读/写/取消）可以启动。取消选择
该装置还流水线。因此，当对SRAM是
取消在时钟上升沿被芯片中的一个使能信号，其
将输出三态，在下一个时钟的上升。
突发读访问
该CY7C1378B有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
4读取无重新确立的地址输入。 ADV / LD
必须被驱动为低，以装入新的地址进
SRAM中，如上面所述的单读访问部分中描述。
该数据串计数器的顺序由模式决定的
输入信号。在MODE低输入选择线爆裂
模式中，一个高电平选择一个交错突发序列。两
突发计数器使用A0和A1的突发序列，并将
充分递增，当环绕。在高输入
ADV /劳工处会增加内部突发计数器不管
文件编号： 38-05435修订版**
芯片的状态，使输入或WE 。 WE被锁在
开始一阵周期。因此，访问类型（读
或写）保持在整个突发序列。
单写访问
当满足下列条件都写入访问被启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
是全部置为有效，和（3）的写信号WE
为低电平。呈现给地址输入端的地址
被加载到地址寄存器。写信号是
锁存到控制逻辑块。
在随后的时钟上升的数据线是自动
三态不管OE输入信号的状态。这
允许外部逻辑呈现上的DQ的数据和
DQP
[A ：D ]
。此外，该地址用于后续访问
（读/写/取消）被锁存到地址寄存器
（提供相应的控制信号被置位） 。
在下一个时钟上升（提交的DQ的数据或其子集
对于字节写操作，请参阅写周期说明表
详情）输入锁存到设备和写入是
完整的。
在写操作期间写入的数据由控制
BW
[A ：D ]
信号。该CY7C1378B提供字节写
这是在写周期说明表中描述的能力。
断言写使能输入（ WE）与选定的字节
写选择（ BW
[A ：D ]
）输入将有选择地写只
所需的字节数。在一个字节写入字节未选择
操作将保持不变。一个同步自定时
写入机制被提供以简化的写
操作。字节写入功能已被列入为
极大地简化了读/修改/写的序列，它可以是
减少到简单的字节写操作。
由于CY7C1378B是一种常见的I / O设备，数据
不应该被驱入装置，同时输出
活跃的。输出使能（ OE ）可以拉高高
之前提交数据到DQS的。这样做将三态
输出驱动器。为安全起见， DQS就会automati-
一个写周期的数据部分期间美云三态，
不管OE的状态。
突发写入访问
该CY7C1378B有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
四个写入操作，而不会重新确立的地址输入。
ADV / LD必须驱动为低电平以加载初始
地址，如单写访问部分描述
以上。当ADV / LD驱动为高电平在随后的时钟
上升，芯片使能（ CE
1
，CE
2
和CE
3
）和WE输入是
忽略，并且该数据串计数器递增。正确的
BW
[A ：D ]
输入必须在突发写入的每个循环中被驱动
为了写入数据的正确字节。
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE
1
，CE
2
和CE
3
，必须保持非活动状态
在t的持续时间
ZZREC
之后， ZZ输入返回低电平。
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