CY7C1371C
CY7C1373C
18兆位( 512K ×36 / 1M ×18 )流通型
SRAM与NOBL 架构
特点
无总线延迟 ( NOBL )架构消除
读写周期之间的死循环
可支持高达133 MHz的总线操作零
等待状态
- 数据传送在每个时钟
引脚兼容,功能上等同于ZBT
器件
内部自定时输出缓冲控制,以消除
需要使用参考
注册的投入流通型操作
字节写能力
3.3V / 2.5V的I / O电源
快速时钟到输出时间
- 6.5纳秒( 133 - MHz器件)
- 7.5纳秒( 117 - MHz器件)
- 8.5纳秒( 100 - MHz器件)
时钟使能( CEN )引脚使能时钟和暂停
手术
同步自定时写
异步输出使能
在提供的JEDEC标准的100 TQFP , 119球BGA和
165球FBGA封装
三个芯片使简单的深度扩张
使用ZZ自动断电功能可
模式或CE取消
用于BGA和FBGA封装JTAG边界扫描
连拍能力直线或交错突发订单
低待机功耗
功能说明
[1]
该CY7C1371C / CY7C1373C是3.3V , 512K ×36 / 1M ×18
同步流通式突发SRAM专
支持真正的无限回至后端的读/写操作
无需等待状态的插入。该CY7C1371C /
CY7C1373C配备了先进的无总线延迟
需要( NoBL )逻辑来启用连续读/写
被传送在每个时钟周期与数据操作。
此功能极大地增加了数据的吞吐量
通过SRAM中,尤其是在需要频繁系统
写 - 读过渡。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。时钟输入由合格
时钟使能( CEN )的信号,当其无效
暂停操作和扩展了前面的时钟周期。
从时钟的上升最高接入时延是6.5纳秒( 133 - MHz的
装置) 。
写操作是由两个或四个字节写入控制
选择( BW
X
)和写使能( WE)输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用( CE
1
,CE
2
,CE
3
)和一个
异步输出使能( OE )为方便银行
选择和输出三态控制。为了避免总线
争时,输出驱动器同步三态
在写过程的数据部分。
选购指南
133兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
6.5
210
70
117兆赫
7.5
190
70
100兆赫
8.5
175
70
单位
ns
mA
mA
注意事项:
1.对于最佳实践的建议,请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号: 38-05234牧师* D
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月3日
CY7C1371C
CY7C1373C
1
逻辑框图 - CY7C1371C ( 512K ×36 )
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
地址
注册
A1
D1
A0
D0
Q1 A1 “
A0'
Q0
BURST
逻辑
ADV / LD
BW
A
BW
B
BW
C
BW
D
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
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T
B
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F
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E
的DQ
DQP
A
DQP
B
DQP
C
DQP
D
OE
CE1
CE2
CE3
ZZ
输入
E
注册
读逻辑
睡觉
控制
2
逻辑框图 - CY7C1373C ( 1M ×18 )
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
地址
注册
A1
D1
A0
D0
Q1 A1 “
A0'
Q0
BURST
逻辑
ADV / LD
BW
A
BW
B
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
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B
U
F
F
E
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S
E
的DQ
DQP
A
DQP
B
WE
OE
CE1
CE2
CE3
ZZ
3
输入
E
注册
读逻辑
睡觉
控制
文件编号: 38-05234牧师* D
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CY7C1371C
CY7C1373C
18兆位( 512K ×36 / 1M ×18 )流通型
SRAM与NOBL 架构
特点
无总线延迟 ( NOBL )架构消除
读写周期之间的死循环
可支持高达133 MHz的总线操作零
等待状态
- 数据传送在每个时钟
引脚兼容,功能上等同于ZBT
器件
内部自定时输出缓冲控制,以消除
需要使用参考
注册的投入流通型操作
字节写能力
3.3V / 2.5V的I / O电源
快速时钟到输出时间
- 6.5纳秒( 133 - MHz器件)
- 7.5纳秒( 117 - MHz器件)
- 8.5纳秒( 100 - MHz器件)
时钟使能( CEN )引脚使能时钟和暂停
手术
同步自定时写
异步输出使能
在提供的JEDEC标准的100 TQFP , 119球BGA和
165球FBGA封装
三个芯片使简单的深度扩张
使用ZZ自动断电功能可
模式或CE取消
用于BGA和FBGA封装JTAG边界扫描
连拍能力直线或交错突发订单
低待机功耗
功能说明
[1]
该CY7C1371C / CY7C1373C是3.3V , 512K ×36 / 1M ×18
同步流通式突发SRAM专
支持真正的无限回至后端的读/写操作
无需等待状态的插入。该CY7C1371C /
CY7C1373C配备了先进的无总线延迟
需要( NoBL )逻辑来启用连续读/写
被传送在每个时钟周期与数据操作。
此功能极大地增加了数据的吞吐量
通过SRAM中,尤其是在需要频繁系统
写 - 读过渡。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。时钟输入由合格
时钟使能( CEN )的信号,当其无效
暂停操作和扩展了前面的时钟周期。
从时钟的上升最高接入时延是6.5纳秒( 133 - MHz的
装置) 。
写操作是由两个或四个字节写入控制
选择( BW
X
)和写使能( WE)输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用( CE
1
,CE
2
,CE
3
)和一个
异步输出使能( OE )为方便银行
选择和输出三态控制。为了避免总线
争时,输出驱动器同步三态
在写过程的数据部分。
选购指南
133兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
6.5
210
70
117兆赫
7.5
190
70
100兆赫
8.5
175
70
单位
ns
mA
mA
注意事项:
1.对于最佳实践的建议,请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号: 38-05234牧师* D
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月3日
CY7C1371C
CY7C1373C
1
逻辑框图 - CY7C1371C ( 512K ×36 )
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
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A1
D1
A0
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Q1 A1 “
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逻辑
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写入注册表
与数据一致性
控制逻辑
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CE2
CE3
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读逻辑
睡觉
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2
逻辑框图 - CY7C1373C ( 1M ×18 )
A0, A1, A
模式
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C
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ADV / LD
C
写地址
注册
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A1
D1
A0
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Q1 A1 “
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逻辑
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与数据一致性
控制逻辑
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DRIVERS
内存
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读逻辑
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文件编号: 38-05234牧师* D
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