初步
引脚德网络nitions
名字
A0
A1
A
BWSA
BWSB
BWSC
BWSd
WE
ADV / LD
I / O类型
输入 -
同步
输入 -
同步
描述
CY7C1370B
CY7C1372B
用于选择的524288 / 1048576地址位置中的一个地址输入。 SAM-
PLED在CLK的上升沿。
字节写选择输入，低电平有效。合格与我们进行写入
SRAM 。采样在CLK的上升沿。 BWSA控制DQA和DPA ， BWSB
控制DQB和DPB ， BWSC控制DQC和DPC ， BWSd控制DQD和DPD 。
写使能输入，低电平有效。采样在CLK的上升沿，如果CEN是活性
低。此信号必须置为低电平启动写序列。
前进/负载输入，用于推进芯片地址计数器或装入新
地址。当高（和CEN为低电平）内部突发计数器AD-
vanced 。时为低，一个新的地址可以被装载到该装置用于接入。后
被选中， ADV / LD应以加载一个新的地址被拉低。
时钟输入。用于捕获所有的同步输入到设备中。 CLK是合格的
与CEN 。如果CEN为低电平有效CLK时，才能识别。
芯片使能1输入，低电平有效。采样在CLK的上升沿。用IN连接
结与CE
2
和CE
3
选择/取消选择该设备。
芯片使能2输入，高电平有效。采样在CLK的上升沿。用IN连接
结与CE
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。采样在CLK的上升沿。用IN连接
结与CE
1
和CE
2
选择/取消选择该设备。
输出使能，低电平有效。再加上内部的同步逻辑块
装置来控制的I / O引脚的方向。当低时，I / O引脚允许
表现为输出。当拉高高， I / O引脚三态，并作为输入
数据引脚。写序列的数据部分期间OE被屏蔽，在第一
时钟从取消选择状态，并出现在设备已经dese-时
选中。
时钟使能输入，低电平有效。当置为低电平的时钟信号被识别
由SRAM中。当无效高电平的时钟信号被屏蔽。由于拉高
岑不会取消选择该设备，岑可用于延长先前周期
当需要时。
双向数据I / O线。作为输入，它们馈入一个片上的数据的寄存器，它是
由CLK的上升沿触发。为输出，他们提供包含在数据
内存位置指定由A
[17:0]
在读周期的前一个时钟的上升。
销的方向由OE和内部控制逻辑来控制。当OE
为低电平时，该引脚可表现为输出。当HIGH ， DQA - DQD放置
在三态条件。的输出是数据期间自动三态
从取消的时候出现一个写序列的部分，在第一钟
状态，当设备被取消，不管OE的状态。
双向数据奇偶校验I / O线。在功能上，这些信号是相同的DQ [31：0 ] 。
在写序列， DPA是由BWSA控制， DPB被BWSB ， DPC控制
由BWSC控制， DPD通过BWSd控制。
模式输入。选择设备的脉冲串顺序。接高电平选择交错
爆秩序。拉至低电平选择线性突发顺序。模式应该不会改变状态
在操作过程中。当悬空模式将默认为高电平，以交错的爆
顺序。
电源输入到该装置的核心。
电源为I / O电路。
串行数据输出到JTAG电路。提供在TCK的下降沿数据（ BGA
只） 。
输入 -
同步
输入 -
同步
CLK
CE
1
CE
2
CE
3
OE
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
CEN
输入 -
同步
DQA
DQB
DQC
DQD
I / O-
同步
DPA
DPB
DPC
DPD
模式
I / O-
同步
输入
表带针
V
DD
V
DDQ
TDO
电源
I / O电源
供应
JTAG串行
产量
同步
4
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