CY7C1368C
9兆位（ 256K ×32）流水线的DCD同步SRAM的
特点
注册的输入和输出的流水线操作
最佳性能（双循环取消选择）
- 深度扩展无等待状态
256K × 32位的通用I / O架构
3.3V核心电源（V
DD
)
2.5V / 3.3V的I / O电源（V
DDQ
)
快速时钟到输出时间
- 2.8纳秒（ 250 - MHz器件）
提供高性能3-1-1-1接入速率
用户可选的突发计数器支持
奔腾
交错式或线性突发序列
多芯片使深度扩展： 3芯片
实现了对包的版本和两个芯片使
对于AJ包版本
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
提供JEDEC标准的无铅100引脚TQFP
包
“ZZ”睡眠模式选项
英特尔
功能说明
[1]
该CY7C1368C集成了SRAM 256K ×32的SRAM单元与
高级同步外围电路和一个2位的
计数器内部突发操作。所有的同步输入是
通过用正沿触发控制寄存器控
时钟输入（ CLK ） 。同步输入包括所有
地址，所有的数据输入，地址流水线芯片使能
（ CE
1
） ，深度扩展芯片启用（ CE
2
和CE
3[2]
） ，突发
控制输入（ ADSC ， ADSP和ADV ） ，写入启用（ BW
A
,
BW
B
， BW
C
， BW
D
和BWE ）和全局写（ GW ） 。
异步输入包括输出使能（ OE ）和
ZZ引脚。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
地址，数据输入，并写入控制记录片
启动自定时写周期。这部分支持字节
写操作（参见引脚说明和真值表
进一步的细节） 。写周期可一到四个字节宽
由字节写控制输入进行控制。 GW低电平有效
导致要写入的所有字节。该器件集成了一个
额外的流水线使能寄存器该延迟关闭
输出缓冲器的附加周期，当取消选择是
executed.This功能允许用户在没有刑法的深度扩张
定义了系统性能。
该CY7C1368C从+ 3.3V内核电源供电
而所有输出可与任何一个+2.5或+ 3.3V工作
供应量。所有输入和输出都符合JEDEC标准
JESD8-5-compatible.
选购指南
250兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
2.8
250
40
200兆赫
3.0
220
40
166兆赫
3.5
180
40
单位
ns
mA
mA
注意事项：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在http://www.cypress.com 。
2. CE
3
对于一个版本（ 3芯片使能选件）而已。
赛普拉斯半导体公司
文件编号： 38-05686牧师* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年9月14日
[+ ]反馈
CY7C1368C
功能框图， CY7C1368C （ 256K ×32 ）
A0,A1,A
地址
注册
2 A[1:0]
模式
ADV
CLK
BURST
逻辑
Q1
计数器
CLR
ADSC
ADSP
BW
D
DQ
D
字节
写注册
DQ
c
字节
写注册
DQ
B
字节
写注册
DQ
A
字节
写注册
启用
注册
Q0
DQ
D
字节
写入驱动器
DQ
C
字节
写入驱动器
DQ
B
字节
写入驱动器
DQ
A
字节
写入驱动器
内存
ARRAY
SENSE
安培
BW
C
产量
注册
产量
缓冲器
E
的DQ
BW
B
BW
A
BWE
GW
CE
1
CE
2
CE
3
OE
流水线
启用
输入
注册
ZZ
睡觉
控制
文件编号： 38-05686牧师* F
第18页2
[+ ]反馈
CY7C1368C
销刀豆网络gurations
100引脚TQFP引脚（ 2芯片使能） （ AJ版）
顶视图
CE
1
CE
2
BW
D
BW
C
BW
B
BW
A
A
V
DD
V
SS
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A
A
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
NC
DQ
C
DQ
C
V
DDQ
V
SSQ
DQ
C
DQ
C
DQ
C
DQ
C
V
SSQ
V
DDQ
DQ
C
DQ
C
NC
V
DD
NC
V
SS
DQ
D
DQ
D
V
DDQ
V
SSQ
DQ
D
DQ
D
DQ
D
DQ
D
V
SSQ
V
DDQ
DQ
D
DQ
D
NC
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
A
A
CY7C1368C
（ 256K ×32）
NC
DQ
B
DQ
B
V
DDQ
V
SSQ
DQ
B
DQ
B
DQ
B
DQ
B
V
SSQ
V
DDQ
DQ
b
DQ
b
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SSQ
DQ
A
DQ
A
DQ
A
DQ
A
V
SSQ
V
DDQ
DQ
A
DQ
A
NC
模式
A
A
A
A
A
1
A
0
NC/72M
NC/36M
V
SS
V
DD
NC/18M
NC
文件编号： 38-05686牧师* F
A
A
A
A
A
A
A
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
第18页3
[+ ]反馈
CY7C1368C
销刀豆网络gurations
（续）
100引脚TQFP引脚（ 3芯片使能） （ A版）
顶视图
CE
1
CE
2
BW
D
BW
C
BW
B
BW
A
CE
3
V
DD
V
SS
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A
A
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
NC
DQ
C
DQ
C
V
DDQ
V
SSQ
DQ
C
DQ
C
DQ
C
DQ
C
V
SSQ
V
DDQ
DQ
C
DQ
C
NC
V
DD
NC
V
SS
DQ
D
DQ
D
V
DDQ
V
SSQ
DQ
D
DQ
D
DQ
D
DQ
D
V
SSQ
V
DDQ
DQ
D
DQ
D
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
A
A
CY7C1368C
（ 256K ×32）
NC
DQ
B
DQ
B
V
DDQ
V
SSQ
DQ
B
DQ
B
DQ
B
DQ
B
V
SSQ
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SSQ
DQ
A
DQ
A
DQ
A
DQ
A
V
SSQ
V
DDQ
DQ
A
DQ
A
NC
模式
A
A
A
A
A
1
A
0
NC/72M
NC/36M
V
SS
V
DD
NC/18M
文件编号： 38-05686牧师* F
A
A
A
A
A
A
A
A
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
第18页4
[+ ]反馈
CY7C1368C
引脚说明
针
A
0
, A
1
, A
TQFP
TYPE
描述
输入 -
用于选择的256K地址位置中的一个地址输入。
采样
37, 36, 32, 33,
34 ， 35 ， 44 ， 45 ，同步的CLK的上升沿，如果ADSP ADSC或低电平有效，和CE
1
，CE
2
和
46, 47, 48, 49,
CE
3[2]
采样活跃。一
[1:0]
被馈送到2位计数器。
50, 80, 81, 82,
99, 100, 92
（ AJC ） ， 43 （ AC）
输入 -
字节写选择输入，低电平有效。
合格与BWE进行字节写操作
同步的到SRAM中。采样在CLK的上升沿。
输入 -
全局写使能输入，低电平有效。
当上升沿置为低电平
CLK同步，一个全球性的写操作进行的（所有字节写入，无论价值
在BW
[A ：D ]
和BWE ） 。
输入 -
字节写使能输入，低电平有效。
采样在CLK的上升沿。这
同步信号必须被拉低，进行字节写操作。
输入 -
时钟
时钟输入。
用于捕获所有的同步输入到设备中。也可用于
增加突发计数器时， ADV为低电平时，一阵操作过程中。
BW
A
， BW
B
, 93, 94
BW
C
， BW
D
GW
88
BWE
CLK
CE
1
87
89
98
输入 -
芯片使能1输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联同步
2
和CE
3
选择/取消选择该设备。如果CE ADSP被忽略
1
为HIGH 。 CE
1
只有当一个新的外部地址被装入取样。
输入 -
芯片使能2输入，高电平有效。
采样在CLK的上升沿。在使用
与CE联同步
1
和CE
3
选择/取消选择该设备。 CE
2
只有采样
当一个新的外部地址被加载。
输入 -
芯片使能3输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联同步
1
和CE
2
选择/取消选择该设备。不适用于AJ
包version.CE
3[2]
假定活跃在本文档中的BGA 。 CE
3
只有当一个新的外部地址被装入取样。
输入 -
输出使能，异步输入，低电平有效。
控制的方向
异步I / O引脚。当低时， I / O引脚用作输出。当拉高高， I / O
引脚为三态，并作为输入数据引脚的行为。在第一时钟的OE被屏蔽
一个读周期从取消选中状态时出现。
输入 -
提前输入信号，采样CLK ，低电平有效的上升沿。
当
同步断言，它会自动增加一个突发周期的地址。
输入 -
地址选通从处理器，采样在CLK的上升沿，活性
同步
低。
当置为低电平，呈现给设备地址被捕获的
地址寄存器。一
[1:0]
也被装入到该数据串计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。 ASDP被忽略时， CE
1
is
拉高高。
输入 -
地址选通从控制器，取样在CLK的上升沿，活性
同步
低。
当置为低电平，呈现给设备地址被捕获的
地址寄存器。一
[1:0]
也被装入到该数据串计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。
输入 -
ZZ “休眠”输入，高电平有效。
当一个置为高电平时，器件
异步非时间关键“休眠”状态与数据的完整性保护。对于正常
操作时，该引脚为低电平或悬空。 ZZ引脚具有内部上拉下来。
CE
2
97
CE
3[2]
92
OE
86
ADV
ADSP
83
84
ADSC
85
ZZ
64
的DQ
I / O-
双向数据I / O线。
作为输入，它们馈入一个片上的数据的寄存器，它
2, 3, 6, 7, 8, 9,
12 ，13， 18，19，同步是通过CLK的上升沿触发。为输出，他们提供包含数据
在通过在前面的介绍中的地址所指定的存储器位置
22, 23, 24, 25,
时钟上升沿读周期。销的方向由OE控制。当OE
28, 29, 52, 53,
56, 57, 58, 59,
为低电平时，引脚用作输出。当高，的DQ被放置在一个
62, 63, 68, 69,
TRI- STATE状态。
72, 73, 74, 75,
78, 79
15, 41, 65, 91
17, 40, 67, 90
电源
电源输入到该装置的核心。
地
地面的装置的核心。
V
DD
V
SS
文件编号： 38-05686牧师* F
第18页5
[+ ]反馈
QQ：2880707522 复制
