CY7C1368B
9 -MB （ 256K ×32）流水线DCD同步SRAM
特点
注册的输入和输出的流水线操作
最佳性能（双循环取消选择）
- 深度扩展无等待状态
256K × 32位的通用I / O架构
3.3V -5 ％到+ 10 ％核心供电（V
DD
)
3.3V的I / O电压（V
DDQ
)
快速时钟到输出时间
- 3.0纳秒（ 200 - MHz器件）
- 3.5纳秒（ 166 - MHz器件）
提供高性能3-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
多芯片使深度扩展： 3芯片
实现了对包的版本和两个芯片实现的
AJ包版本
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
JEDEC标准的100引脚TQFP封装，引脚排列
“ZZ”睡眠模式选项
功能说明
[1]
该CY7C1368B SRAM集成了262,144 ×32的SRAM单元
有先进同步外围电路和一个二位
计数器内部突发操作。所有的同步输入是
通过用正沿触发控制寄存器控
时钟输入（ CLK ） 。同步输入包括所有
地址，所有的数据输入，地址流水线芯片使能
（ CE
1
） ，深度扩展芯片启用（ CE
2
和CE
3 [2]
） ，突发
控制输入（ ADSC ， ADSP和ADV ） ，写入启用（ BW
A
,
BW
B
， BW
C
， BW
D
和BWE ）和全局写（ GW ） 。
异步输入包括输出使能（ OE ）和
ZZ引脚。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
地址，数据输入，并写入控制记录片
启动自定时写周期。这部分支持字节
写操作（参见引脚说明和真值表
进一步的细节） 。写周期可一到四个字节宽
由字节写控制输入进行控制。 GW低电平有效
导致要写入的所有字节。该器件集成了一个
额外的流水线使能寄存器该延迟关闭
输出缓冲器的附加周期，当取消选择是
executed.This功能允许深度扩展，而不penal-
定义了系统性能。
该CY7C1368B从+ 3.3V内核电源供电
和+ 3.3V电源的I / O操作。所有的输入和输出
JEDEC标准的JESD8-5兼容。
选购指南
200兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
3.0
220
30
166兆赫
3.5
180
30
单位
ns
mA
mA
注意事项：
1.对于最佳实践的建议，请参考上http://www.cypress.com赛普拉斯应用笔记“系统设计指南” 。
2. CE
3
针对A版（ 3芯片使能选项）只
赛普拉斯半导体公司
文件编号： 38-05419牧师**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年12月23日
CY7C1368B
引脚说明
针
A
0
, A
1
, A
TQFP
37, 36,
32,33,34,
35,44,45,
46,47,48,
49,50,80,
81,82,99,
100, 92
（ AJC ） ， 43
（AC）的
TYPE
描述
输入 -
用于选择的256K地址位置中的一个地址输入。
采样
如果同步ADSP ADSC或低电平有效的CLK的上升沿和CE
1
，CE
2
和CE
3[1]
采样活跃。一
[1:0]
被馈送到2位计数器。
BW
A
， BW
B
, 93,94
BW
C
， BW
D
GW
88
输入 -
字节写选择输入，低电平有效。
合格与BWE进行字节写操作
同步的到SRAM中。采样在CLK的上升沿。
输入 -
全局写使能输入，低电平有效。
当上升沿置为低电平
CLK同步，一个全球性的写操作进行的（所有字节写入，无论价值
在BW
[A ：D ]
和BWE ） 。
输入 -
字节写使能输入，低电平有效。
采样在CLK的上升沿。这
同步信号必须被拉低，进行字节写操作。
输入 -
时钟
时钟输入。
用于捕获所有的同步输入到设备中。也可用于
增加突发计数器时， ADV为低电平时，一阵操作过程中。
BWE
CLK
CE
1
CE
2
CE
3[2]
87
89
98
输入 -
芯片使能1输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联同步
2
和CE
3
选择/取消选择该设备。如果CE ADSP被忽略
1
为高。
输入 -
芯片使能2输入，高电平有效。
采样在CLK的上升沿。在使用
与CE联同步
1
和CE
3
选择/取消选择该设备。
输入 -
芯片使能3输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联同步
1
和CE
2
选择/取消选择该设备。不适用于AJ
包的版本。
输入 -
输出使能，异步输入，低电平有效。
控制的方向
异步I / O引脚。当低时， I / O引脚用作输出。当拉高高， I / O
引脚为三态，并作为输入数据引脚的行为。中的所述第一时钟的OE被屏蔽
一个从取消选中状态时出现的读周期。
输入 -
提前输入信号，采样CLK ，低电平有效的上升沿。
当
同步断言，它会自动增加一个突发周期的地址。
输入 -
地址选通从处理器，采样在CLK的上升沿，活性
同步
低。
当置为低电平，呈现给设备地址被捕获的
地址寄存器。一
[1:0]
也被装入到该数据串计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。 ASDP被忽略时， CE
1
is
拉高高。
输入 -
地址选通从控制器，取样在CLK的上升沿，活性
同步
低。
当置为低电平，呈现给设备地址被捕获的
地址寄存器。一
[1:0]
也被装入到该数据串计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。
输入 -
ZZ “休眠”输入，高电平有效。
当一个置为高电平时，器件
异步非时间关键“休眠”状态与数据的完整性保护。对于正常
操作时，该引脚为低电平或悬空。 ZZ引脚具有内部上拉下来。
97
92
OE
86
ADV
ADSP
83
84
ADSC
85
ZZ
64
的DQ
2,3,
I / O-
双向数据I / O线。
作为输入，它们馈入一个片上的数据的寄存器，它
6,7,8,9,12,13同步由CLK的上升沿触发。作为输出，它们提供包含在数据
,18,19,22,23,
先前的时钟在由地址指定的存储器位置呈现
24,25,28,29,
上升的读周期。销的方向由OE控制。当OE
低电平时，引脚用作输出。当高，的DQ被放置在一个三态
52,53,56,57,
条件。
58,59,62,63,
68,69,72,73,
74,75.75,78,
79
15,41,65,
91
电源
电源输入到该装置的核心。
V
DD
文件编号： 38-05419牧师**
第17页5
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