CY7C1365C
引脚说明
名字
A0, A1, A
TQFP
I / O
描述
37,36,32,33,34,35,44,45,46,
输入 -
用地址输入选择256K地址之一
47,48,49,50,81,82,99,100
同步
位置。
采样在CLK如果ADSP或ADSC的上升沿
92 （ 2芯片使能版）
是低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。一
[1:0]
饲料
43 （ 3芯片使能版）
的2位计数器。
输入 -
字节写选择输入，低电平有效。
合格与BWE到
同步进行字节写入到SRAM中。采样的上升沿
CLK 。
输入 -
全局写使能输入，低电平有效。
当低的断言
CLK的同步的上升沿，一个全局写进行（所有字节都
写不论在BW的值，
[A ：D ]
和BWE ） 。
输入 -
字节写使能输入，低电平有效。
取样的上升沿
同步的CLK 。此信号必须被拉低，进行字节写操作。
输入时钟
时钟输入。
用于捕获所有的同步输入到设备中。
还用于增加突发计数器时， ADV为低电平时，
在一个脉冲串操作。
BW
A,
BW
B,
93,94,
BW
C,
BW
D
95,96
GW
88
BWE
CLK
87
89
CE
1
98
输入 -
芯片使能1输入，低电平有效。
采样的上升沿
同步的CLK 。使用与CE联
2
和CE
3
选择/取消
装置。如果CE ADSP被忽略
1
为HIGH 。 CE
1
只有当被采样
新的外部地址被加载。
输入 -
芯片使能2输入，高电平有效。
采样的上升沿
同步的CLK 。使用与CE联
1
和CE
3
选择/取消
装置。 CE
2
只有当一个新的外部地址被装入取样。
输入 -
芯片使能3输入，低电平有效。
采样的上升沿
同步的CLK 。使用与CE联
1
和CE
2
选择/取消
装置。 CE
3
假定活跃在本文档中的BGA 。
CE
3
只有当一个新的外部地址被装入取样。
输入 -
输出使能，异步输入，低电平有效。
控制
的I / O引脚异步方向。当低时， I / O引脚用作输出。
当拉高高， I / O引脚为三态，并作为输入数据
销。中的一个读周期时，所述第一时钟的OE被屏蔽
刚刚脱离取消选中状态。
输入 -
超前输入信号，采样在CLK的上升沿。
当
同步断言，它会自动增加一个突发周期的地址。
输入 -
地址选通从处理器，采样的上升沿
同步
CLK ，低电平有效。
当置为低电平，地址提交
设备被捕获在地址寄存器中。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言，
只是ADSP是公认的。 ASDP被忽略时， CE
1
被拉高
高。
输入 -
地址选通从控制器，采样的上升沿
同步
CLK ，低电平有效。
当置为低电平，地址提交
设备被捕获在地址寄存器中。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言，
只是ADSP是公认的。
输入 -
ZZ “休眠”输入，高电平有效。
当置为高电平地方
在非时间关键的“休眠”状态与数据完整性异步设备
保存完好。正常工作时，该引脚为低电平或左
浮动。 ZZ引脚具有内部上拉下来。
CE
2
97
CE
3
92 （ 3芯片使能版）
OE
86
ADV
ADSP
83
84
ADSC
85
ZZ
64
的DQ
52,53,56, 57,58,59, 62,63,68,
I / O-
双向数据I / O线。
作为输入，它们馈入一个片上
由CLK的上升沿触发69,72,73,74,75,78,79,2,3,6,7 ，同步数据寄存器。为输出，
8,9,12,13,18,19,22,23,24,25,
它们提供包含在由所指定的存储器位置中的数据
28,29
在读取的先前时钟的上升呈现的地址
周期。销的方向由OE控制。当OE
低电平时，引脚用作输出。高电平时， DQS就会
置于三态条件。
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文件编号： 38-05690牧师* E
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