【CY7C1364C9兆位（ 256K ×32）流水线同步SRAM的特点注册的输入和输出的流水线操作】,IC型号CY7C1364C-166AJXC,CY7C1364C-166AJXC PDF资料,CY7C1364C-166AJXC经销商,ic,电子元器件-51电子网

CY7C1364C

9兆位（ 256K ×32）流水线同步SRAM的

特点

注册的输入和输出的流水线操作

256K × 32个通用I / O架构

3.3V核心电源（V

)

2.5V / 3.3V的I / O电源（V

DDQ

)

快速时钟到输出时间

- 2.8纳秒（ 250 - MHz器件）

提供高性能3-1-1-1接入速率

用户可选的突发计数器支持Intel

奔腾

交错式或线性突发序列

独立的处理器和控制器地址选通

同步自定时写

异步输出使能

提供JEDEC标准的无铅100引脚TQFP

包

TQFP可提供3芯片使能和2芯片使能

“ZZ”睡眠模式选项

功能说明

[1]

该CY7C1364C集成了SRAM 256K ×32的SRAM单元与

高级同步外围电路和一个2位的

计数器内部突发操作。所有的同步输入是

通过用正沿触发控制寄存器控

时钟输入（ CLK ）。同步输入包括所有

地址，所有的数据输入，地址流水线芯片使能

（ CE

），深度扩展芯片启用（ CE

和CE

3[2]

），突发

控制输入（ ADSC ， ADSP和ADV ），写入启用

（ BW

[A ：D ]

和BWE ）和全局写（GW）。异步

输入包括输出使能（ OE ）和ZZ引脚。

地址和芯片使注册在上升沿

时钟时，无论是地址选通处理器（ ADSP ）或

地址选通脉冲控制器（ ADSC ）是活动的。随后

猝发地址可以内部产生由作为控制

前进针（ ADV ）。

地址，数据输入，并写入控制记录片

启动自定时写cycle.This部分支持字节写

行动（见引脚说明和真值表进行进一步

详细说明）。写周期可一到四个字节宽

由字节写入控制输入进行控制。 GW的时候主动

低导致要写入的所有字节。

该CY7C1364C从+ 3.3V内核电源供电

而所有输出可与任何一个+2.5或+ 3.3V工作

供应量。所有输入和输出都符合JEDEC标准

JESD8-5-compatible.

逻辑框图， CY7C1364C （ 256K ×32 ）

A0, A1, A

地址

[1:0]

模式

ADV

CLK

ADSC

ADSP

字节

写注册

字节

写注册

字节

写注册

字节

写注册

BURST

计数器

CLR

和

逻辑

字节

写入驱动器

字节

写入驱动器

字节

写入驱动器

字节

写入驱动器

内存

ARRAY

SENSE

安培

产量

缓冲器

的DQ

BWE

启用

流水线

启用

输入

睡觉

控制

注意事项：

1.对于最佳实践的建议，请参阅赛普拉斯应用笔记

系统设计指南

在www.cypress.com 。

2. CE

是不是可以在2芯片使能TQFP封装。

赛普拉斯半导体公司

文件编号： 38-05689牧师* E

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2006年9月14日

[+ ]反馈

CY7C1364C

选购指南

250兆赫

最大访问时间

最大工作电流

最大的CMOS待机电流

2.8

250

200兆赫

3.0

220

166兆赫

3.5

180

单位

引脚配置

100引脚TQFP引脚（ 2芯片使）（ AJ版）

CLK

BWE

ADSC

ADSP

ADV

DDQ

SSQ

DDQ

SSQ

DDQ

100

字节

BYTE

CY7C1364C

DDQ

SSQ

DDQ

SSQ

DDQ

BYTE B

一个字节

文件编号： 38-05689牧师* E

模式

第18页2

[+ ]反馈

CY7C1364C

引脚配置

（续）

100引脚TQFP引脚（ 3芯片使）（ A版）

CLK

BWE

ADSC

ADSP

ADV

DDQ

SSQ

DDQ

SSQ

DDQ

100

字节

BYTE

CY7C1364C

DDQ

SSQ

DDQ

SSQ

DDQ

BYTE B

一个字节

文件编号： 38-05689牧师* E

模式

第18页3

[+ ]反馈

CY7C1364C

引脚德网络nitions

名字

, A

TQFP

37, 36, 32, 33, 34, 35, 43,

44, 45, 46, 47, 48, 49, 50,

81, 82, 99, 100

93, 94, 95, 96

I / O

描述

输入 -

用于选择的256K地址位置中的一个地址输入。

同步采样在CLK如果ADSP或ADSC是低电平有效的上升边缘，

和CE

，CE

和CE

采样活跃。一

[1:0]

喂2位计数器。

输入 -

字节写选择输入，低电平有效。

合格与BWE进行

同步字节写入到SRAM中。采样在CLK的上升沿。

输入 -

全局写使能输入，低电平有效。

当在低电平

CLK ，一个全球性的写操作进行同步上升沿（所有字节写入，

无论在BW的价值观

[A ：D ]

和BWE ）。

输入 -

字节写使能输入，低电平有效。

采样的上升沿

同步的CLK 。此信号必须被拉低，进行字节写操作。

输入 -

时钟

时钟输入。

用于捕获所有的同步输入到设备中。还

用于增加突发计数器时ADV为低电平时，在

一个脉冲串操作。

， BW

BWE

CLK

输入 -

芯片使能1输入，低电平有效。

采样在CLK的上升沿。

同步使用与CE联

和CE

选择/取消选择该设备。

如果CE ADSP被忽略

为HIGH 。 CE

仅当新的采样

外部地址被加载。

输入 -

芯片使能2输入，高电平有效。

采样在CLK的上升沿。

同步使用与CE联

和CE

选择/取消选择该设备。

只有当一个新的外部地址被装入取样。

输入 -

芯片使能3输入，低电平有效。

采样在CLK的上升沿。

（ 3芯片使能版）同步使用与CE联

和CE

选择/取消

device.CE

假定活跃在本文档中的BGA 。 CE

只有当一个新的外部地址被装入取样。

输入 -

输出使能，异步输入，低电平有效。

控制

的I / O引脚异步方向。当低时， I / O引脚用作输出。

当拉高高， I / O引脚为三态，并作为输入数据

销。 OE是在一个读周期的第一个时钟出现时掩蔽

从取消选择状态。

输入 -

超前输入信号，采样在CLK的上升沿，活性

同步

低。

当断言，它会自动在一阵递增地址

周期。

输入 -

地址选通从处理器，采样的上升沿

同步

CLK ，低电平有效。

当低电平时， A被抓获的地址

寄存器。一

[1:0]

也被装入到该数据串计数器。当ADSP和

ADSC都断言，只有ADSP是公认的。 ASDP被忽略

当CE

被拉高高。

输入 -

地址选通从控制器，采样的上升沿

同步

CLK ，低电平有效。

当低电平时， A被抓获的地址

寄存器。一

[1:0]

也被装入到该数据串计数器。当ADSP和

ADSC都断言，只有ADSP是公认的。

输入 -

ZZ “休眠”输入，高电平有效。

这个输入，当高的地方

在非时间关键的“休眠”状态与数据完整性异步设备

保存完好。正常工作时，该引脚为低电平或悬空。

ZZ引脚具有内部上拉下来。

I / O-

双向数据I / O线。

作为输入，它们馈入一个片上的数据

由CLK的上升沿触发的同步寄存器。作为输出，他们

提供包含在由“A”指定的存储单元中的数据

在读周期的前一个时钟的上升。的方向

针是通过OE控制。当OE是低电平时，引脚的行为

为输出。当高，DQ被放置在一个三态条件。

电源

电源输入到该装置的核心。

地

地面的装置的核心。

ADV

ADSP

ADSC

的DQ

52, 53, 56, 57, 58, 59, 62,

63, 68, 69, 72, 73, 74, 75,

78, 79, 2, 3, 6, 7, 8, 9, 12,

13, 18, 19, 22, 23, 24, 25,

28, 29

15, 41, 65, 91

17, 40, 67, 90

文件编号： 38-05689牧师* E

第18页4

[+ ]反馈

CY7C1364C

引脚德网络nitions

（续）

名字

DDQ

SSQ

模式

TQFP

4, 11, 20, 27, 54, 61, 70, 77

5, 10, 21, 26, 55, 60, 71, 76

I / O

I / O电源

供应

I / O接地

输入 -

STATIC

描述

电源为I / O电路。

地面的I / O电路。

选择爆秩序。

当连接到GND选择线性突发序列。

当连接到V

或悬空选择交错突发序列。

这是一个带针，并应装置运行过程中保持不变。

模式引脚有一个内部上拉电阻。

未连接。

内部没有连接到芯片

单写访问发起的ADSP

此访问被启动时，同时满足以下两个条件

是满足于时钟的上升：（ 1 ） ADSP为低电平，并

（ 2 ） CE

，CE

都置为有效。地址

呈现给A被加载到地址寄存器和

同时被输送到RAM地址前进逻辑

数组。写信号（ GW ， BWE和BW

[A ：D ]

）和ADV

在这个第一周期中输入将被忽略。

ADSP-触发的写访问需要两个时钟周期来

完整的。如果网关被置为低电平的第二个时钟崛起，

呈现给DQ的输入数据被写入，对应

在存储器阵列中应的地址位置。如果GW为高，

然后写操作是由BWE和带宽控制

[A ：D ]

信号。该CY7C1364C提供字节写入功能，

在写周期说明表所述。主张

字节写使能输入（ BWE ）与选定的字节

写（ BW

[A ：D ]

）输入时，将有选择地写入到只有所需的

字节。字节写操作字节时没有选择将

保持不变。一个同步自定时写机制

已经提供了简化的写操作。

由于CY7C1364C是一种常见的I / O设备，输出

启用（ OE ）提交数据之前，必须先拉高高

到DQ输入。这样做将三态输出驱动器。如

为了安全起见， DQ会自动三态时

一个写周期被检测到，无论OE的状态。

单写访问发起ADSC

ADSC写访问被当以下条件启动

系统蒸发散是满足：（ 1 ） ADSC为低电平，（ 2 ）是ADSP

拉高HIGH ，（ 3 ） CE

，CE

都置为有效，

和（ 4 ）的写入输入相应组合（ GW ，

BWE和BW

[A ：D ]

）被置为有效进行写操作

所期望的字节（多个）。 ADSC触发的写访问需要

单时钟周期来完成。呈现给的地址是

装入地址寄存器和地址

同时被输送到存储器阵列前进逻辑。

在这个周期的阿德福韦输入被忽略。如果一个全局写的

进行的，呈现给DQ的数据被写入到

在该存储芯对应的地址位置。如果一个字节

写操作进行的，只有被选中的字节写入。字节

字节写操作期间未选择将维持

不变。一个同步自定时写机制有

被提供以简化的写操作。

由于CY7C1364C是一种常见的I / O设备，输出

启用（ OE ）提交数据之前，必须先拉高高

到DQ输入。这样做将三态输出驱动器。如

为了安全起见， DQS就会自动三态时

一个写周期被检测到，无论OE的状态。

第18页5

1, 14, 16, 30, 38, 39, 42,

51, 66, 80

功能概述

所有同步输入通过输入寄存器控制

通过在时钟的上升沿。所有数据输出通过

输出寄存器的时钟的上升沿来控制。

该CY7C1364C支持系统的二级缓存

利用线性或交错突发序列。该

交错突发为了支持Pentium和i486

处理器。线性脉冲串序列适合于处理器的

即利用线性突发序列。突发顺序是用户

可选择的，并且是由采样MODE输入来确定。

访问可以与任何处理器地址启动

频闪（ ADSP ）或控制器地址选通（ ADSC ）。

通过突发序列地址是进步

由ADV输入控制。一个双位片上环绕

突发计数器捕获所述第一地址中的脉冲串序列

并自动递增地址的休息

突发存取。

字节写操作均合格的字节写使能

（ BWE ）和字节写选择（ BW

[A ：D ]

）输入。全局写

启用（ GW ）将覆盖所有写字节输入和写入数据

所有四个字节。所有的写操作都简化片上

同步自定时写电路。

三个同步片选（ CE

，CE

）和一个

异步输出使能（ OE ）为方便银行

选择和输出三态控制。如果CE ADSP被忽略

为高。

单一的读访问

当满足以下条件，该访问被启动

满意在时钟的上升：（ 1 ） ADSP或ADSC为低电平时，

（ 2 ） CE

，CE

都置为有效，和（3）的写

信号（ GW ， BWE ）都是拉高高。 ADSP被忽略

如果CE

为HIGH 。呈现给地址输入端的地址

（A ）被存储到地址前进的逻辑和

地址寄存器，同时被提供给存储器阵列。

对应的数据被允许传播到的输入

输出寄存器。在下一时钟的上升沿

数据被允许通过输出寄存器向传播和

到内吨的数据总线

如果OE是低电平有效。唯一

当SRAM从新兴出现异常

取消选择状态到所选择的状态下，其输出始终

的存取的第一个周期期间为三态。在第一周期之后

的访问时，输出由所述参考信号的控制。

连续的单周期读支持。一旦

SRAM是由芯片选择，要么取消，在时钟上升沿

ADSP或ADSC信号，其输出三态马上。

文件编号： 38-05689牧师* E

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