【CY7C1363D9兆位（ 512K的× 18 ）流通型SRAM9兆位（ 512K的× 18 ）流通】,IC型号CY7C1363D-133AXI,CY7C1363D-133AXI PDF资料,CY7C1363D-133AXI经销商,ic,电子元器件-51电子网

CY7C1363D

9兆位（ 512K的× 18 ）流通型SRAM

特点

■

功能说明

该CY7C1363D是3.3 V ，有512K × 18的同步流过

SRAM中，分别与高速接口

微处理器最小胶合逻辑。最大访问

从时钟的上升延迟为6.5纳秒（ 133 MHz的版本）。片上2位

计数器捕获所述第一地址中的脉冲串，并递增

对于突发的访问，其余自动解决。所有

同步输入端通过由一个控制寄存器控

正边沿触发的时钟输入（CLK）。同步

输入包括所有地址，所有的数据输入，地址流水线

片选（ CE

），深度扩展芯片启用（ CE

和

3[1]

），突发控制输入（ ADSC ， ADSP和ADV ），写

启用（ BW

和BWE ）和全局写（GW）。异步

输入包括输出使能（ OE ）和ZZ引脚。

该CY7C1363D使得无论是交错式或线性爆裂

序列，由MODE输入管脚选择。高一的选择

交错突发序列，而低选择线性爆

序列。突发的访问可以与处理器来启动

地址选通（ ADSP ）或高速缓冲存储器控制器的地址选通

（ ADSC ）的投入。地址前进是由控制

地址地位（ ADV ）的输入。

地址和芯片使注册在上升沿

时钟时，无论是地址选通处理器（ ADSP ）或地址

频闪控制器（ ADSC ）是活动的。随后爆

地址可以被内部产生由作为控制

提前销（ ADV ）。

该CY7C1363D从+ 3.3V内核电源供电

而所有输出可与任何一个+2.5 +3.3或V单电源供电。

所有

输入

和

输出

是

JEDEC标准

JESD8-5-compatible.

支持133 MHz的总线操作

有512K × 18个通用I / O

3.3 V - 5 ％和+ 10％的核心供电（V

)

2.5 V或3.3 V的I / O电源（V

DDQ

)

快时钟到输出时间

6.5纳秒（ 133 - MHz的版本）

提供高性能2-1-1-1接入速率

用户可选的突发计数器支持Intel

奔腾

交错式或线性突发序列

独立的处理器和控制器地址选通

同步自定时写

异步输出使能

可提供无铅100引脚TQFP封装

TQFP可提供3芯片使能

“ ZZ ”睡眠模式选项

■

选购指南

描述

最大访问时间

最大工作电流

最大的CMOS待机电流

产业

133兆赫

6.5

250

单位

记

1. CE

对于一个版本的100引脚TQFP （ 3芯片启用选项）。

赛普拉斯半导体公司

文件编号： 001-86215修订版**

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2013年2月20日

CY7C1363D

逻辑框图 - CY7C1363D

A0,A1,A

模式

地址

A[1:0]

ADV

CLK

BURST Q1

计数器

逻辑

CLR

ADSC

ADSP

， DQP

写注册

， DQP

写入驱动器

内存

ARRAY

SENSE

安培

产量

缓冲器

BWE

， DQP

写注册

， DQP

写入驱动器

输入

的DQ

DQP

启用

睡觉

控制

文件编号： 001-86215修订版**

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CY7C1363D

引脚配置................................................ ........... 4

引脚定义................................................ .................. 5

功能概述................................................ 6 ........

单一的读访问............................................... 6

单写访问发起的ADSP ................... 6

单写访问ADSC发起................... 7

突发序列................................................ ......... 7

交错突发地址表................................. 7

线性突发地址表......................................... 7

睡眠模式................................................ ................. 7

ZZ模式电气特性.............................. 7

真值表................................................ ........................ 8

部分真值表进行读/写.................................. 9

最大额定值................................................ ........... 10

经营范围................................................ ............. 10

中子软错误免疫性......................................... 10

电气特性............................................... 10

电容................................................. ................... 11

热阻................................................ ........ 11

交流测试负载和波形..................................... 12

开关特性.............................................. 13

时序图................................................ ............ 14

订购信息................................................ ...... 18

订购代码定义......................................... 18

包图................................................ .......... 19

与缩略语................................................. ....................... 20

文档约定................................................ 20

计量单位............................................... ........ 20

文档历史记录页............................................... .. 21

销售，解决方案和法律信息...................... 22

全球销售和设计支持....................... 22

产品................................................. ................... 22

的PSoC解决方案................................................ ......... 22

文件编号： 001-86215修订版**

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CY7C1363D

销刀豆网络gurations

图1. 100引脚TQFP （ 14 × 20 × 1.4毫米）引出线（ 3芯片使 - A版）

DDQ

SSQ

DDQ

/ DNU

DDQ

SSQ

DQP

SSQ

DDQ

100

CLK

BWE

ADSC

ADSP

ADV

CY7C1363D

(512 K × 18)

DDQ

SSQ

DQP

SSQ

DDQ

SSQ

DDQ

文件编号： 001-86215修订版**

模式

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CY7C1363D

引脚德网络nitions

名字

, A

I / O

描述

输入 -

用于选择的地址位置中的一个地址输入。

采样在CLK的上升沿

如果同步ADSP ADSC或低电平有效，和CE

，CE

和CE

3[2]

采样活跃。一

[1:0]

饲料中的2位

计数器。

输入 -

字节写选择输入，低电平有效。

合格与BWE进行字节写入到SRAM中。采样

同步的在CLK的上升沿。

输入 -

全局写使能输入，低电平有效。

当在CLK的上升沿置位为低，一个全局写为

在BW进行（所有字节写入，不管值同步

和BWE ）。

输入 -

时钟

时钟输入。

用于捕获所有的同步输入到设备中。还用于增加爆

在ADV为低电平时，一阵操作过程中的计数器。

， BW

CLK

输入 -

芯片使能1输入，低电平有效。

采样在CLK的上升沿。使用与CE联

同步和CE

3[2]

选择/取消选择该设备。如果CE ADSP被忽略

为HIGH 。 CE

采样仅当一个

新的外部地址被加载。

输入 -

芯片使能2输入，高电平有效。

采样在CLK的上升沿。使用与CE联

同步和CE

3[2]

选择/取消选择该设备。 CE

只有当一个新的外部地址被装入取样。

输入 -

芯片使能3输入，低电平有效。

采样在CLK的上升沿。使用与CE联

同步和CE

选择/取消选择该设备。 CE

只有当一个新的外部地址被装入取样。

输入 -

输出使能，异步输入，低电平有效。

控制的I / O引脚的方向。当低，

异步的I / O引脚用作输出。当拉高高， I / O引脚为三态，并作为输入数据引脚。

OE是在读周期的第一个时钟从取消选择状态出现时被屏蔽。

输入 -

超前输入信号，采样在CLK的上升沿。

当自动断言，它

同步递增在一个脉冲串周期的地址。

输入 -

地址选通的处理器，采样CLK ，低电平有效的上升沿。

当断言

同步LOW时，呈现给设备的地址被捕获在地址寄存器中。一

[1:0]

也装

入脉冲串计数器。当ADSP和ADSC都断言，只有ADSP是公认的。 ASDP是

被忽略的时候CE

被拉高高。

输入 -

地址选通脉冲从控制器，采样CLK ，低电平有效的上升沿。

当断言

同步LOW时，呈现给设备的地址被捕获在地址寄存器中。一

[1:0]

也装

入脉冲串计数器。当ADSP和ADSC都断言，只有ADSP是公认的。

输入 -

字节写使能输入，低电平有效。

采样在CLK的上升沿。这个信号必须置

同步LOW进行字节写操作。

输入 -

ZZ “休眠”输入，高电平有效。

当在非时间关键“休眠”置为高电平时，器件

异步状态与数据的完整性保护。正常工作时，该引脚为低电平或悬空。 ZZ

引脚具有内部上拉下来。

I / O-

双向数据I / O线。

作为输入，它们馈入由所述触发芯片上的数据寄存器

CLK的同步上升沿。作为输出，它们提供由指定包含在存储位置中的数据

地址在读周期的前一个时钟的上升呈现。引脚的方向

通过OE控制。当OE是低电平时，引脚用作输出。当HIGH ， DQ

和DQP

被放置在一个三态condition.The输出写入的数据部分期间，自动三态

序列，在从一个取消选定状态时出现的第一时钟，而当该装置是

取消选择，无论OE的状态。

I / O-

双向数据奇偶校验I / O线。

在功能上，这些信号是相同的DQ

。在写

同步序列， DQP

通过控制体重

水涨船高。

输入 -

STATIC

选择爆秩序。

当连接到GND选择线性突发序列。当连接到V

或悬空

选择交错突发序列。这是一个带针，并应装置运行过程中保持不变。

模式引脚有一个内部上拉电阻。

3[2]

ADV

ADSP

ADSC

BWE

DQP

模式

电源

电源输入到该装置的核心。

记

2. CE

对于一个版本的100引脚TQFP （ 3芯片启用选项）。

文件编号： 001-86215修订版**

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