CY7C1361B
CY7C1363B
9兆位（ 256K ×36 / 512K ×18 ）
流通SRAM
特点
支持133 - MHz的总线操作
256K X 36 / 512K ×18个通用I / O
3.3V -5 ％到+ 10 ％核心供电（V
DD
)
2.5V或3.3V的I / O电压（V
DDQ
)
快时钟到输出时间
- 6.5纳秒（ 133 - MHz的版本）
- 7.5纳秒（ 117 - MHz的版本）
- 8.5纳秒（ 100 - MHz的版本）
提供高性能2-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
在提供JEDEC标准的100引脚TQFP ， 119球BGA
和165球FBGA封装
- 两个2和3芯片使能为TQFP选项
功能说明
[1]
该CY7C1361B / CY7C1363B是3.3V ， 256K ×36和512K
通过静态存储器，分别为×18流同步
设计的高速微处理器与接口
最小的胶合逻辑。从时钟的上升最高的访问延迟
6.5纳秒（ 133 - MHz的版本） 。 2位芯片计数器捕获
在一个脉冲串的第一个地址，并递增地址automati-
对于美云的突发访问的其余部分。所有同步输入
通过用正边沿触发的控制寄存器被选通
时钟输入（ CLK ） 。同步输入包括所有
地址，所有的数据输入，地址流水线芯片使能
（ CE
1
） ，深度扩展芯片启用（ CE
2
和CE
3[2]
） ，突发
控制输入（ ADSC ， ADSP和ADV ） ，写入启用（ BW
x
,
和BWE ）和全局写（ GW ） 。异步输入
包括输出使能（ OE ）和ZZ引脚。
该CY7C1361B / CY7C1363B允许使用或交错
线性脉冲串的序列，由MODE输入管脚选择。一
高选择交错突发序列，而低
选择一个线性突发序列。突发访问能
与处理器地址选通（ ADSP ）或启动
高速缓存控制器地址选通（ ADSC ）的投入。地址
进步是由地址进展控制
（ ADV ）的输入。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
该CY7C1361B / CY7C1363B从+ 3.3V的核心运行
而所有输出可与任何一个+2.5操作电源
或+ 3.3V供电。所有输入和输出都符合JEDEC标准
JESD8-5-compatible.
用于BGA和FBGA封装JTAG边界扫描
“ZZ”睡眠模式选项
选购指南
133兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
6.5
250
30
117兆赫
7.5
220
30
100兆赫
8.5
180
30
单位
ns
mA
mA
注意事项：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
2. CE
3
是一个版本TQFP （3芯片启用选项），只有165 FBGA封装。 119 BGA仅在2芯片使能提供。
赛普拉斯半导体公司
文件编号： 38-05302牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年4月20日
CY7C1361B
CY7C1363B
1
逻辑框图 - CY7C1361B （ 256K ×36 ）
A0, A1, A
地址
注册
A
[1:0]
模式
ADV
CLK
BURST Q1
计数器
逻辑
Q0
CLR
ADSC
ADSP
DQ
D
,
DQP
D
BW
D
字节
写注册
DQ
C
,
DQP
C
字节
写注册
DQ
B
,
DQP
B
字节
写注册
DQ
A
,
DQP
A
BW
A
BWE
GW
CE1
CE2
CE3
OE
DQ
A
,
DQP
A
字节
写注册
字节
写注册
DQ
D
,
DQP
D
字节
写注册
DQ
C
,
DQP
C
字节
写注册
DQ
B
,
DQP
B
BW
B
字节
写注册
BW
C
内存
ARRAY
SENSE
安培
产量
缓冲器
的DQ
DQP
A
DQP
B
DQP
C
DQP
D
启用
注册
输入
注册
ZZ
睡觉
控制
2
逻辑框图 - CY7C1363B （ 512K ×18 ）
A0,A1,A
模式
地址
注册
A[1:0]
ADV
CLK
BURST Q1
计数器
逻辑
CLR
Q0
ADSC
ADSP
DQ
B
， DQP
B
写注册
DQ
B
， DQP
B
写入驱动器
BW
B
内存
ARRAY
SENSE
安培
产量
缓冲器
BW
A
BWE
GW
DQ
A
， DQP
A
写注册
DQ
A
， DQP
A
写入驱动器
输入
注册
的DQ
DQP
A
DQP
B
CE
1
CE
2
CE
3
OE
启用
注册
ZZ
睡觉
控制
文件编号： 38-05302牧师* B
第34 2
初步
CY7C1361B
CY7C1363B
256K ×36 / 512K ×18流通式SRAM
特点
支持133 -MHz的总线操作
256K ×36 / 512K ×18个通用I / O
快速时钟到输出时间
- 6.5纳秒（ 133 - MHz器件）
- 7.5纳秒（ 117 - MHz器件）
- 8.5纳秒（ 100 - MHz器件）
二位环绕式计数器支持两种接口
叶或线性突发序列
独立的处理器和控制器地址选通
提供直接的接口与所述处理器和外部
高速缓存控制器
同步自定时写
异步输出使能
单3.3V电源
支持3.3V或2.5V的I / O
JEDEC标准的引脚排列
作为一个100引脚TQFP ， 119球BGA和165球
FBGA
- 两个2和3芯片使能为TQFP选项
[1]
IEEE 1149.1 JTAG兼容的边界扫描
- 119球BGA和165球FBGA
功能说明
该CY7C1361B和CY7C1363B是3.3V ， 256K ×36和
512K ×18的同步流穿的SRAM ，分别
设计的高速微处理器与接口
最小的胶合逻辑。从时钟的上升最高访问延迟
是6.5纳秒（ 133 - MHz器件） 。一个双位片上环绕
突发计数器捕获所述第一地址中的脉冲串序列
并自动递增地址的休息
突发存取。
该CY7C1361B / CY7C1363B既支持交错
或线性脉冲串的序列，由MODE输入管脚选择。一
高选择交错突发序列，而低
选择一个线性突发序列。突发访问能
通过确认该处理器的地址选通脉冲启动
（ ADSP ）或控制器地址选通（ ADSC ）在时钟的上升。
通过突发序列地址是进步
由ADV输入控制。字节写操作均合格
与字节写选择（ BW
A，B ， C，D
为CY7C1361B和
BW
A，B
对于CY7C1363B ）输入。全局写使能（ GW ）
覆盖所有写字节输入和数据写入到所有的四个字节。
所有的写操作都具有片上同步自定时进行
写电路。
三个同步片选（ CE
1
，CE
2
，CE
3[1]
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。
逻辑框图
CLK
ADV
A
x
GW
CE
1
CE
2
CE
3
BWE
7C1363B
BW
x
A
[18:0]
模式
ADSP
DQ
A，B
ADSC
DQP
A，B
ZZ
BW
A，B
OE
控制
和WRITE
逻辑
D
CE
数据在REG 。
Q
256Kx36/
512Kx18
内存
ARRAY
DQ
x
DQP
x
A
X
DQ
X
DQP
X
BW
X
7C1361B
A
[17:0]
DQ
A，B ， C，D
DQP
A，B ， C，D
BW
A，B ， C，D
选购指南
7C1361B-133
7C1363B-133
最大访问时间
最大工作电流
最大的CMOS待机电流
注意：
1. CE3上2片不可用启用TQFP封装或119 BGA封装。
7C1361B-117
7C1363B-117
7.5
220
30
7C1361B-100
7C1363B-100
8.5
180
30
单位
ns
mA
mA
6.5
广告
250
30
赛普拉斯半导体公司
文件编号： 38-05302牧师**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年8月16日
初步
销刀豆网络gurations
（续）
165 - TQFP球FBGA （ 3芯片使能与JTAG ）
CY7C1360B （ 256K ×36 ）
CY7C1361B
CY7C1363B
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
E(288)
NC
DQP
c
DQ
c
DQ
c
DQ
c
DQ
c
V
SS
DQ
d
DQ
d
DQ
d
DQ
d
DQP
d
NC
模式
2
A
A
NC
DQ
c
DQ
c
DQ
c
DQ
c
V
SS
DQ
d
DQ
d
DQ
d
DQ
d
NC
E(72)
E(36)
3
CE
1
CE2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BW
c
BW
d
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
5
BW
b
BW
a
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDI
TMS
6
CE
3
CLK
7
BWE
GW
8
ADSC
OE
9
ADV
ADSP
10
A
A
NC
DQ
b
DQ
b
DQ
b
DQ
b
NC
DQ
a
DQ
a
DQ
a
DQ
a
NC
A
A
11
NC
E(144)
DQP
b
DQ
b
DQ
b
DQ
b
DQ
b
ZZ
DQ
a
DQ
a
DQ
a
DQ
a
DQP
a
A
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
E(18)
A1
A0
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDO
TCK
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
A
A
CY7C1362B （ 512K ×18 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
E(288)
NC
NC
NC
NC
NC
NC
V
SS
DQ
b
DQ
b
DQ
b
DQ
b
DQP
b
NC
模式
2
A
A
NC
DQ
b
DQ
b
DQ
b
DQ
b
V
SS
NC
NC
NC
NC
NC
E(72)
E(36)
3
CE
1
CE2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BW
b
NC
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
5
NC
BW
a
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDI
TMS
6
CE
3
CLK
7
BWE
GW
8
ADSC
OE
9
ADV
ADSP
10
A
A
NC
NC
NC
NC
NC
NC
DQ
a
DQ
a
DQ
a
DQ
a
NC
A
A
11
A
E(144)
DQP
a
DQ
a
DQ
a
DQ
a
DQ
a
ZZ
NC
NC
NC
NC
NC
A
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
E(18)
A1
A0
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDO
TCK
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
A
A
文件编号： 38-05302牧师**
第29页4
CY7C1361B
CY7C1363B
9兆位（ 256K ×36 / 512K ×18 ）
流通SRAM
特点
支持133 - MHz的总线操作
256K X 36 / 512K ×18个通用I / O
3.3V -5 ％到+ 10 ％核心供电（V
DD
)
2.5V或3.3V的I / O电压（V
DDQ
)
快时钟到输出时间
- 6.5纳秒（ 133 - MHz的版本）
- 7.5纳秒（ 117 - MHz的版本）
- 8.5纳秒（ 100 - MHz的版本）
提供高性能2-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
在提供JEDEC标准的100引脚TQFP ， 119球BGA
和165球FBGA封装
- 两个2和3芯片使能为TQFP选项
功能说明
[1]
该CY7C1361B / CY7C1363B是3.3V ， 256K ×36和512K
通过静态存储器，分别为×18流同步
设计的高速微处理器与接口
最小的胶合逻辑。从时钟的上升最高的访问延迟
6.5纳秒（ 133 - MHz的版本） 。 2位芯片计数器捕获
在一个脉冲串的第一个地址，并递增地址automati-
对于美云的突发访问的其余部分。所有同步输入
通过用正边沿触发的控制寄存器被选通
时钟输入（ CLK ） 。同步输入包括所有
地址，所有的数据输入，地址流水线芯片使能
（ CE
1
） ，深度扩展芯片启用（ CE
2
和CE
3[2]
） ，突发
控制输入（ ADSC ， ADSP和ADV ） ，写入启用（ BW
x
,
和BWE ）和全局写（ GW ） 。异步输入
包括输出使能（ OE ）和ZZ引脚。
该CY7C1361B / CY7C1363B允许使用或交错
线性脉冲串的序列，由MODE输入管脚选择。一
高选择交错突发序列，而低
选择一个线性突发序列。突发访问能
与处理器地址选通（ ADSP ）或启动
高速缓存控制器地址选通（ ADSC ）的投入。地址
进步是由地址进展控制
（ ADV ）的输入。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
该CY7C1361B / CY7C1363B从+ 3.3V的核心运行
而所有输出可与任何一个+2.5操作电源
或+ 3.3V供电。所有输入和输出都符合JEDEC标准
JESD8-5-compatible.
用于BGA和FBGA封装JTAG边界扫描
“ZZ”睡眠模式选项
选购指南
133兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
6.5
250
30
117兆赫
7.5
220
30
100兆赫
8.5
180
30
单位
ns
mA
mA
注意事项：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
2. CE
3
是一个版本TQFP （3芯片启用选项），只有165 FBGA封装。 119 BGA仅在2芯片使能提供。
赛普拉斯半导体公司
文件编号： 38-05302牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年4月20日
CY7C1361B
CY7C1363B
1
逻辑框图 - CY7C1361B （ 256K ×36 ）
A0, A1, A
地址
注册
A
[1:0]
模式
ADV
CLK
BURST Q1
计数器
逻辑
Q0
CLR
ADSC
ADSP
DQ
D
,
DQP
D
BW
D
字节
写注册
DQ
C
,
DQP
C
字节
写注册
DQ
B
,
DQP
B
字节
写注册
DQ
A
,
DQP
A
BW
A
BWE
GW
CE1
CE2
CE3
OE
DQ
A
,
DQP
A
字节
写注册
字节
写注册
DQ
D
,
DQP
D
字节
写注册
DQ
C
,
DQP
C
字节
写注册
DQ
B
,
DQP
B
BW
B
字节
写注册
BW
C
内存
ARRAY
SENSE
安培
产量
缓冲器
的DQ
DQP
A
DQP
B
DQP
C
DQP
D
启用
注册
输入
注册
ZZ
睡觉
控制
2
逻辑框图 - CY7C1363B （ 512K ×18 ）
A0,A1,A
模式
地址
注册
A[1:0]
ADV
CLK
BURST Q1
计数器
逻辑
CLR
Q0
ADSC
ADSP
DQ
B
， DQP
B
写注册
DQ
B
， DQP
B
写入驱动器
BW
B
内存
ARRAY
SENSE
安培
产量
缓冲器
BW
A
BWE
GW
DQ
A
， DQP
A
写注册
DQ
A
， DQP
A
写入驱动器
输入
注册
的DQ
DQP
A
DQP
B
CE
1
CE
2
CE
3
OE
启用
注册
ZZ
睡觉
控制
文件编号： 38-05302牧师* B
第34 2
QQ：2881677436 复制
