CY7C1357A
CY7C1355A
256K ×36 / 512K ×18的同步流流通
SRAM与NOBL 架构
特点
零总线延迟，写之间没有死循环，
读周期
快速存取时间： 2.5纳秒， 3.0纳秒和3.5纳秒
快速的时钟速度： 133 ， 117 ，和100 MHz的
快速OE访问时间： 6.5 ， 7.0 ，和7.5ns
内部同步输出注册消除
需要控制的OE
3.3V -5 ％至+ 5 ％电源
3.3V或2.5V的I / O供电
单文（读/写）控制引脚
正时钟边沿触发，地址，数据和
为完全流水线的应用控制信号寄存器
交错或线性的4字突发能力
单个字节写入（ BWA - BWD ）控制（可绑
低）
CEN引脚使能时钟和暂停运营
三芯片使简单的深度扩张
使用ZZ自动省电功能，可
模式或CE取消。
JTAG边界扫描（除CY7C1357A ）
低调的119焊球， 14毫米× 22毫米BGA （球栅
阵列）的CY7C1355A ，和100引脚TQFP封装的
这两个设备
所有的同步输入端通过由一个控制寄存器控
正边沿触发的时钟输入（CLK） 。同步
输入包括所有地址，所有的数据输入，深度拓展
芯片启用（ CE ， CE
2
和CE
3
） ，循环启动输入（ ADV / LD ） ，
时钟使能（ CEN ） ，字节写使能（ BWA ， BWB ， BWC ，
和BWD ） ，和读写控制（ WEN） 。 BWC和BWD适用
到CY7C1355A只。
地址和控制信号被施加到SRAM中
一个时钟周期，并且一个周期后，它的相关联的数据
发生时，无论是读还是写。
时钟使能（ CEN ）引脚允许的操作
CY7C1355A / CY7C1357A要只要悬浮
有必要的。所有同步输入被忽略时（ CEN ）是
高，内部设备寄存器将保持其先前的
值。
有三个芯片使能引脚（ CE ， CE
2
，CE
3
），允许
当需要时，用户可以取消选择该设备。如果中的任一项
这三者是不活跃的时候ADV / LD低，无新
存储器操作可以被发起和任何猝发周期中
进展停止。然而，任何挂起的数据传输
（读或写）将完成。的数据总线将在
高阻抗状态的芯片后一个周期取消或
写周期被启动。
该CY7C1355A和CY7C1357A有一个片上2位突发
计数器。在突发模式下， CY7C1355A和CY7C1357A
提供4个周期的数据呈现给一个地址
SRAM中。色同步信号序列的顺序由定义
MODE输入引脚。直线之间的MODE引脚选择
交错突发序列。在ADV / LD信号用于加载
新的外部地址（ ADV / LD = LOW）或递增
内部突发计数器（ ADV / LD =高）
输出使能（ OE ） ，休眠模式使能（ ZZ ）和脉冲序列
选择（ MODE ）是异步信号。 OE可以使用
禁止输出在任何给定的时间。 ZZ可绑
低，如果它不被使用。
四个引脚用于实现JTAG测试功能。该
JTAG电路用于以串行移位数据和从所述
装置。 JTAG投入使用LVTTL / LVCMOS电平移位数据
在操作的这个测试模式。
7C1355A-117
7C1357A-117
7
385
30
7C1355A-100
7C1357A-100
7.5
350
30
功能说明
该CY7C1355A和CY7C1357A的SRAM被设计成
消除死循环时，从读过渡到写
反之亦然。这些SRAM是100 ％的总线优化
利用并实现零总线延迟（ ZBL ） 。他们
整合262,144 × 36和524,288 × 18的SRAM单元， respec-
疑心，拥有先进的同步外围电路和
2位的计数器，用于内部突发操作。这些聘用
高速，低功耗的CMOS设计采用了先进的
三层多晶硅，双层金属技术。每
存储单元由六个晶体管。
选购指南
7C1355A-133
7C1357A-133
最大访问时间
最大工作电流
最大的CMOS待机电流
6.5
410
30
单位
ns
mA
mA
赛普拉斯半导体公司
文件编号： 38-05265修订版**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年8月23日
CY7C1357A
CY7C1355A
功能框图256Kx36
[1]
ZZ
模式
CEN
ADV / LD
WE
文
BWA ， BWB
BWC ， BWD
CE， CE1 ， CE2 ， CE3
A0，A1， SA
A
A0, A1,
控制
控制逻辑
MUX
CLK
OE
输出缓冲器
DQA - DQD
功能框图512Kx18
[1]
ZZ
模式
CEN
ADV / LD
读/写
文
BWA ， BWB
CE， CE1 ， CE2 ， CE3
A0，A1， SA
A
A0, A1,
512K ×9× 2
SRAM阵列
地址
控制
控制逻辑
MUX
CLK
OE
输出缓冲器
DQA ， DQB
注意：
1.功能框图给出了简化设备操作。见真值表，引脚说明和时序图的详细信息。
文件编号： 38-05265修订版**
DO
SEL
DI
输入
注册
DO
SEL
DI
输入
注册
256K ×9× 4
SRAM阵列
地址
第28 2
CY7C1357A
CY7C1355A
引脚说明（ CY7C1355A ）
256K × 36
引脚TQFP
37,
36,
32, 33, 34, 35,
44, 45, 46, 47,
48, 49, 50, 81,
82, 83, 99, 100
93,
94,
95,
96
256K × 36
引脚PBGA
4P
4N
2A, 3A, 5A, 6A,
图3B ，5B， 2C ，3C，
图5C ，6C， 4G ，2R，
6R， 3T，4T， 5T
5L
5G
3G
3L
名字
A0,
A1,
A
TYPE
描述
输入 -
同步地址输入：
地址寄存器由触发
CLK的上升沿同步的组合， ADV / LD为低， CEN低
和真正的芯片使。 A0和A1是的两个最低显著位
地址字段，并设置内部突发计数器，如果突发周期
发起。
输入 -
同步字节写使能：
每9位字节都有其自己的
同步活跃的低字节写使能。负载写周期（时文和
ADV / LD被采样为低电平） ，相应的字节写信号（ BWX ）
必须是有效的。字节写信号也必须在每个周期中有效
对突发写入。当文进行采样字节写信号被忽略
HIGH 。数据的相应字节（多个）被写入到所述设备中的一个
后循环。 BWA控制DQA引脚; BWB控制DQB引脚; BWC
DQC控制引脚; BWD控制DQD引脚。 BWX都可以连接到低电平
如果总是在做一个写入整个36位字。
输入 -
同步时钟使能输入：
当CEN采样为高电平，所有的
同步等同步输入，包括时钟被忽略和输出
保持不变。 CEN的效果高采样设备上
输出是因为如果低到高的时钟跳变并没有出现。为
正常运行时， CEN必须在时钟的上升沿采样到低电平。
输入 -
读写：
文信号是一个同步输入该识别
同步是否在当前加载的周期和随后的脉冲串周期
发起ADV / LD是一个读或写操作。数据总线活动
对于当前周期发生一个时钟周期之后。
输入 -
时钟
时钟：
这是时钟输入到CY7C1355A 。除了OE ， ZZ和
模式下，器件的所有计时引用是相对于以
CLK的上升沿。
BWA ，
BWB ，
BWC ，
BWD
87
4M
CEN
88
4H
文
89
4K
CLK
98, 92
4E ， 6B
CE
1
,
CE
3
输入 -
同步低电平有效芯片使能：
CE
1
和CE
3
使用与
同步CE
2
使CY7C1355A 。 CE
1
或CE
3
高采样或CE
2
在时钟的上升沿采样为低电平，随着ADV / LD低，
启动取消循环。的数据总线将是高Z的一个时钟周期
芯片取消选择之后被启动。
输入 -
同步高电平有效芯片使能：
CE
2
使用与CE
1
和
同步CE
3
以使芯片。 CE
2
已反转极性，但反之则
等同于CE
1
和CE
3
.
输入
异步输出使能：
操作环境必须为低来读取数据。
异步当OE为高电平时，I / O引脚都处于高阻抗状态。 OE呢
不需要主动控制为读出和写入周期。在正常
操作时， OE可以连接到低电平。
输入 -
前进/负载：
ADV / LD是用于加载一个同步输入
同步的内部寄存器与新的地址和控制信号时，它是
采样的低处与芯片时钟的上升沿被选中。
当ADV / LD采样为高电平，则内部突发计数器
先进的，这是正在进行的任何突发。外部地址
当ADV / LD被采样到高文被忽略。
输入 -
STATIC
突发模式：
当MODE为高开或常闭，交织爆
顺序被选择。当模式为低时，线性脉冲串
顺序被选择。模式是静态的直流输入。
97
2B
CE
2
86
4F
OE
85
4B
ADV /
LD
31
3R
模式
64
7T
ZZ
输入 -
睡觉启用：
此高电平输入将器件置于低功耗
异步消耗待机模式。对于正常操作，该输入具有
无论是低开或常闭。
文件编号： 38-05265修订版**
第28 5
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