356V25
初步
CY7C1354V25
CY7C1356V25
256Kx36 / 512Kx18流水线SRAM与NOBL 架构
特点
引脚兼容和功能上等同于ZBT
支持200 - MHz的零等待状态的总线操作
- 数据传送在每个时钟
内部自定时输出缓冲控制，以消除
需要使用异步OE
完全注册（输入和输出）的流水线OP-
关合作
字节写能力
通用I / O架构
单2.5V电源
快速时钟到输出时间
- 3.2纳秒（ 200 - MHz器件）
- 3.5纳秒（ 166 - MHz器件）
- 4.2纳秒（ 133 - MHz器件）
- 5.0纳秒（ 100 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
可在100 TQFP & 119 BGA封装
连拍能力直线或交错突发订单
spectively 。它们是专门为支持无限
没有真正的插入背到背读/写操作
等待状态。该CY7C1354V25 / CY7C1356V25配
提供所需的先进的无总线延迟 （ NOBL ）逻辑
以实现与数据被连续读/写操作
转印在每个时钟周期。此功能大大IM-
证明数据吞吐量通过SRAM中，特别是在
需要频繁写入/读取转换系统。该
CY7C1354V25 / CY7C1356V25引脚兼容和功能 -
相当于ZBT设备的盟友。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能（ CEN ）的信号，其中合格
当去断言暂停操作并延长了previ-
OU的时钟周期。从时钟上升最大接入延迟是
3.2纳秒（ 200 - MHz器件） 。
写操作是通过字节写选择控制
（ BWS
a
-BWS
d
对于CY7C1354V25和BWS
a
-BWS
b
为
CY7C1356V25 ）和写使能（ WE）输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（OE ）为方便银行SE-
经文和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
功能说明
该CY7C1354V25和CY7C1356V25是2.5V ， 256K 36
和512K 18同步流水线突发SRAM的重新
逻辑框图
CLK
CE
ADV / LD
A
x
CEN
CE
1
CE
2
CE
3
WE
BWS
x
模式
控制
和WRITE
逻辑
256KX36/
512KX18
内存
ARRAY
OUTOUT
注册
逻辑
D
数据在REG 。
Q
DQ
x
DP
x
CY7C1354
A
X
DQ
X
DP
X
BWS
X
X = 17:0
X = A，B， C，D
X = A，B， C，D
X = A，B， C，D
CY7C1356
X = 18:0
X = A，B
X = A，B
X = A，B
OE
.
选购指南
7C1354V25-200 7C1354V25-166 7C1354V25-133 7C1354V25-100
7C1356V25-200 7C1356V25-166 7C1356V25-133 7C1356V25-100
最大访问时间（纳秒）
最大工作电流（mA ）
Com'l
最大的CMOS待机电流（mA ） Com'l
3.2
475
10
3.5
450
10
4.0
370
10
5.0
300
10
阴影区域包含预览。
无总线延迟和NOBL是赛普拉斯半导体公司的商标。
ZBT是集成设备技术的一个注册商标。
赛普拉斯半导体公司
文件编号： 38-05263牧师**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年3月6日
初步
销刀豆网络gurations
（续）
119球BGA焊球
CY7C1354 （ 256K ×36 ） - 7× 17 BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
c
DQ
c
V
DDQ
DQ
c
DQ
c
V
DDQ
DQ
d
DQ
d
V
DDQ
DQ
d
DQ
d
NC
64M
V
DDQ
CY7C1354V25
CY7C1356V25
2
A
CE
2
A
DP
c
DQ
c
DQ
c
DQ
c
DQ
c
V
DD
DQ
d
DQ
d
DQ
d
DQ
d
DP
d
A
NC
TMS
3
A
A
A
V
SS
V
SS
V
SS
BWS
c
V
SS
V
DD(1)
V
SS
BWS
d
V
SS
V
SS
V
SS
模式
A
TDI
4
16M
ADV / LD
V
DD
NC
CE
1
OE
A
WE
V
DD
CLK
NC
CEN
A1
A0
V
DD
A
TCK
5
A
A
A
V
SS
V
SS
V
SS
BWS
b
V
SS
V
DD(1)
V
SS
BWS
a
V
SS
V
SS
V
SS
SN
A
TDO
6
A
CE
3
A
DP
b
DQ
b
DQ
b
DQ
b
DQ
b
V
DD
DQ
a
DQ
a
DQ
a
DQ
a
DP
a
A
32M
DNU
7
V
DDQ
NC
NC
DQ
b
DQ
b
V
DDQ
DQ
b
DQ
b
V
DDQ
DQ
a
DQ
a
V
DDQ
DQ
a
DQ
a
NC
NC
V
DDQ
CY7C1356 （ 512K ×18 ） - 7× 17 BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
b
NC
V
DDQ
NC
DQ
b
V
DDQ
NC
DQ
b
V
DDQ
DQ
b
NC
NC
64M
V
DDQ
2
A
CE
2
A
NC
DQ
b
NC
DQ
b
NC
V
DD
DQ
b
NC
DQ
b
NC
DP
b
A
A
TMS
3
A
A
A
V
SS
V
SS
V
SS
BWS
b
V
SS
V
DD(1)
V
SS
V
SS
V
SS
V
SS
V
SS
模式
A
TDI
4
16M
ADV / LD
V
DD
NC
CE
1
OE
A
WE
V
DD
CLK
NC
CEN
A1
A0
V
DD
32M
TCK
5
A
A
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
DD(1)
V
SS
BWS
a
V
SS
V
SS
V
SS
SN
A
TDO
6
A
CE
3
A
DP
a
NC
DQ
a
NC
DQ
a
V
DD
NC
DQ
a
NC
DQ
a
NC
A
A
DNU
7
V
DDQ
NC
NC
NC
DQ
a
V
DDQ
DQ
a
NC
V
DDQ
DQ
a
NC
V
DDQ
NC
DQ
a
NC
NC
V
DDQ
文件编号： 38-05263牧师**
第27 3
初步
引脚定义（ 100引脚TQFP ）
X18针脚位置
37, 36, 32–35,
44–50, 80–83, 99,
100
93, 94
X36针脚位置
37, 36, 32–35,
44–50, 81-83, 99,
100
93, 94, 95, 96
名字
A0
A1
A
BWS
a
BWS
b
BWS
c
BWS
d
WE
I / O类型
输入 -
同步
输入 -
同步
描述
CY7C1354V25
CY7C1356V25
用地址输入选择266144 AD-之一
连衣裙的位置。采样在CLK的上升沿。
字节写选择输入，低电平有效。合格与WE
进行写入到SRAM中。的上升沿采样
CLK的边缘。 BWS
a
控制DQ
a
和DP
a
， BWS
b
CON-
trols DQ
b
和DP
b
， BWS
c
控制DQ
c
和DP
c
， BWS
d
控制DQ
d
和DP
d
.
写使能输入，低电平有效。的上升沿采样
CLK的边缘，如果CEN为低电平有效。此信号必须
置为低电平以启动写序列。
前进/负载输入用于推进片AD-
打扮柜台或加载一个新的地址。当高（和
CEN为低电平）内部突发计数器AD-
vanced 。时为低，一个新的地址可以被装载到
该装置用于接入。被取消后， ADV / LD
应该被驱动为低，以装入新的地址。
时钟输入。用于捕获所有的同步输入，
该设备。 CLK为合格与CEN 。 CLK只是消遣
ognized如果CEN为低电平有效。
芯片使能1输入，低电平有效。的上升沿采样
CLK的边缘。使用与CE联
2
和CE
3
to
选择/取消选择该设备。
芯片使能2输入，高电平有效。的上升沿采样
CLK的边缘。使用与CE联
1
和CE
3
to
选择/取消选择该设备。
芯片使能3输入，低电平有效。的上升沿采样
CLK的边缘。使用与CE联
1
和CE
2
to
选择/取消选择该设备。
88
88
输入 -
同步
输入 -
同步
85
85
ADV / LD
89
89
CLK
输入时钟
98
98
CE
1
输入 -
同步
输入 -
同步
输入 -
同步
97
97
CE
2
92
92
CE
3
86
86
OE
输入 -
输出使能，低电平有效。结合同步的
该装置来控制方向内侧异步理性逻辑块
的I / O引脚。当低时，I / O引脚允许
表现为输出。当拉高高， I / O引脚
三态，并作为输入数据引脚。 OE被屏蔽
写序列的数据部分中，在
第一个时钟，当出现从取消选择状态，
当该装置已被取消。
输入 -
同步
时钟使能输入，低电平有效。当置为低电平
该时钟信号由SRAM识别。当被拉高
牢固插入高电平的时钟信号被屏蔽。由于deassert-
荷兰国际集团CEN不会取消选择该设备，岑可使用
在需要时扩展的前一周期。
双向数据I / O线。作为输入使用时，它们送入一个
片上由所述上升沿触发数据寄存器
的CLK 。为输出，他们提供包含在数据
内存位置指定由A
[17:0]
在上一
时钟上升沿读周期。引脚的方向
通过OE和内部控制逻辑控制。当OE
为低电平时，该引脚可表现为输出。当
高， DQ
a
-DQ
d
被放置在一个三态条件。
的输出是在自动三态
写过程的数据部分，在所述第一时钟
从取消选择状态出现，而当时，
装置的选择取消，无论OE的状态。
87
87
CEN
(a)58, 59, 62, 63,
68, 69, 72–74
(b)8, 9, 12, 13, 18,
19, 22–24
(a)52, 53, 56–59,
62, 63,
(b)68, 69, 72–75,
78, 79
(c)2, 3, 6–9, 12, 13,
(d)18, 19, 22–25,
28, 29
DQ
a
DQ
b
DQ
c
DQ
d
I / O-
同步
文件编号： 38-05263牧师**
第27 4
初步
引脚定义（ 100引脚TQFP ）
（续）
X18针脚位置
74, 24
X36针脚位置
51, 80, 1, 30
名字
DP
a
DP
b
DP
c
DP
d
模式
I / O类型
I / O-
同步
描述
CY7C1354V25
CY7C1356V25
双向数据奇偶校验I / O线。在功能上，这些显
的NAL相同的DQ
[31:0]
。在写序列，
DP
a
由BWS控制
a
， DP
b
由BWS控制
b
,
DP
c
由BWS控制
c
和DP
d
通过控制
BWS
d
.
模式输入。选择设备的脉冲串顺序。绑
高选择交错突发秩序。被拉低
选择线性突发顺序。模式应该不会改变
操作过程中的状态。当悬空MODE DE-会
故障高，以交错的突发订单。
31
31
输入
表带针
14
15, 16, 41, 65, 66,
91
4, 11, 20, 27, 54,
61, 70, 77
5, 10, 17, 21, 26,
40, 55, 60, 67, 71,
76, 90
14
15, 16, 41, 65, 66,
91
4, 11, 20, 27, 54,
61, 70, 77
5, 10, 17, 21, 26,
40, 55, 60, 67, 71,
76, 90
SN
V
DD
V
DDQ
V
SS
输入 -
这是保留引脚。它绑到V
DD
以进行正常操作。
异步
电源
I / O电源
供应
地
电源输入到该装置的核心。
电源为I / O电路。
地面的装置。应连接到接地
该系统。
未连接。保留的地址扩展到512K
深处。
不使用的引脚。这些引脚应悬空。
NC
38, 39, 42, 43
38, 39, 42, 43
DNU
-
-
引脚定义（ 119 BGA ）
X18针脚位置
P4， N4 ，A2，A3 ，A5
A6， B3，B5 ， C2，C3
C5，C6 ，G4， R2 ，R6
T2, T3, T5, T6
L5 ， G3
X36针脚位置
P4， N4 ，A2，A3 ，A5
A6， B3，B5 ， C2，C3
C5，C6， R 2， R 6 ，G4
T3, T4, T5
L5 ，G5 G3， L3的
名字
A0
A1
A
BWS
a
BWS
b
BWS
c
BWS
d
WE
I / O类型
输入 -
同步
描述
用地址输入选择266144一
地址位置。取样的上升沿
CLK 。
字节写选择输入，低电平有效。有资格
我们要进行写入SRAM 。采样的
上升CLK的边缘。 BWS
a
控制DQ
a
和DP
a
,
BWS
b
控制DQ
b
和DP
b
， BWS
c
控制DQ
c
和DP
c
， BWS
d
控制DQ
d
和DP
d
.
写使能输入，低电平有效。采样的利培
荷兰国际集团CLK的边缘，如果CEN为低电平有效。该信号
必须置为低电平以启动写序列。
前进/负载输入用于推进片AD-
打扮柜台或加载一个新的地址。当高
（和CEN为低电平）内爆
柜台先进。低电平时，一个新的地址可以
被装载到设备的接入。作为后
取消选择， ADV / LD应以驱动为低电平
加载新的地址。
时钟输入。用于捕获所有的同步输入
到设备。 CLK为合格与CEN 。 CLK是唯一
如果CEN为低电平有效识别。
芯片使能1输入，低电平有效。采样的
上升CLK的边缘。使用与CE联
2
和
CE
3
选择/取消选择该设备。
芯片使能2输入，高电平有效。采样的
上升CLK的边缘。使用与CE联
1
和
CE
3
选择/取消选择该设备。
第27 5
输入 -
同步
H4
H4
输入 -
同步
输入 -
同步
B4
B4
ADV / LD
K4
K4
CLK
输入时钟
E4
E4
CE
1
输入 -
同步
输入 -
同步
B2
B2
CE
2
文件编号： 38-05263牧师**
QQ：2880707522 复制
