CY7C1379C
9兆位（ 256K ×32 ）流通式SRAM
与NOBL 架构
特点
可支持高达133 MHz的总线操作零
等待状态
- 数据传送在每个时钟
引脚兼容，功能上等同于ZBT
器件
内部自定时输出缓冲控制，以消除
需要使用参考
注册的投入流通型操作
字节写能力
256K ×32个通用I / O架构
单3.3V电源（V
DD
)
快速时钟到输出时间
- 6.5纳秒（ 133 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
异步输出使能
提供JEDEC标准的无铅100引脚TQFP ，
无铅和无无铅165球FBGA封装
连拍能力直线或交错突发订单
低待机功耗
功能说明
[1]
该CY7C1379C是3.3V ， 256K ×32同步
流过突发SRAM专为支持
没有真正的无限制背到背读/写操作
插入等待状态。该CY7C1379C配备的
先进的无总线延迟 （ NOBL ）的逻辑要求
让数据是连续的读/写操作
转印在每个时钟周期。此功能大大
通过对SRAM提高了数据的吞吐量，特别是
在需要频繁写入读取的转换系统。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。时钟输入由合格
时钟使能（ CEN ）的信号，当其无效
暂停操作和扩展了前面的时钟周期。
从时钟的上升最高接入时延是6.5纳秒（ 133 - MHz的
装置） 。
写操作是由2字节的写入选择控制
（ BW
[A ：D ]
）和写使能（ WE）输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图， CY7C1379C （ 256K ×36 ）
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
地址
注册
A1
D1
A0
D0
Q1 A1 “
A0'
Q0
BURST
逻辑
ADV / LD
BW
A
BW
B
BW
C
BW
D
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
OE
CE1
CE2
CE3
ZZ
输入
注册
读逻辑
E
睡觉
控制
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05688牧师* D
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年9月14日
CY7C1379C
销刀豆网络gurations
（续）
165球FBGA封装引脚
CY7C1379C （ 256K ×32）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC/576M
NC/1G
NC
DQ
C
DQ
C
DQ
C
DQ
C
NC
DQ
D
DQ
D
DQ
D
DQ
D
NC
模式
2
A
A
NC
DQ
C
DQ
C
DQ
C
DQ
C
V
DD
DQ
D
DQ
D
DQ
D
DQ
D
NC
NC/36M
3
CE
1
CE2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BW
C
BW
D
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
5
BW
B
BW
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
NC
NC
6
CE
3
CLK
7
CEN
WE
8
ADV / LD
OE
9
A
NC/18M
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
10
A
11
NC
NC
NC
DQ
B
DQ
B
DQ
B
DQ
B
ZZ
DQ
A
DQ
A
DQ
A
DQ
A
NC
NC/288M
A
A
NC
DQ
B
DQ
B
DQ
B
DQ
B
NC
DQ
A
DQ
A
DQ
A
DQ
A
NC
A
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
A1
A0
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
NC
NC
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
NC / 144M NC / 72M
A
A
引脚德网络nitions
名字
A
0
, A
1
, A
TQFP
37,36,32,33,34,3
5,44,45,46,
47,48,49,50,81,8
2,83,99,100
FBGA
R6,P6,A2,
A9,A10,B2
B10,P3,P4,
P8,P9,P10,
R3,R4,R8,
R9,R10,R11
B5,A5,A4,
B4
B7
I / O
描述
输入 -
用地址输入选择256K地址之一
同步
位置。
采样在CLK的上升沿。一
[1:0]
馈
以两比特串计数器。
BW
A
， BW
B
,
BW
C
， BW
D
WE
93,94,95,96
88
输入 -
字节写输入，低电平有效。
合格与WE进行
同步写入到SRAM中。采样在CLK的上升沿。
输入 -
写使能输入，低电平有效。
取样的上升沿
CLK的同步，如果CEN为低电平有效。此信号必须被拉低
开始写序列。
输入 -
前进/负载输入。
用于推进的片地址
同步计数器或加载一个新的地址。当高（和CEN是
低电平）内部突发计数器是先进的。当
低时，一个新的地址可以被装载到该装置用于接入。
被取消后， ADV / LD应以驱动为低电平
加载新的地址。
输入时钟
时钟输入。
用于捕获所有的同步输入，
装置。 CLK为合格与CEN 。 CLK只如果CEN认可
为有效低电平。
ADV / LD
85
A8
CLK
89
B6
CE
1
98
A3
输入 -
芯片使能1输入，低电平有效。
取样的上升沿
同步的CLK 。使用与CE联
2
和CE
3
要选择/取消
该设备。
输入 -
芯片使能2输入，高电平有效。
取样的上升沿
同步的CLK 。使用与CE联
1
和CE
3
要选择/取消
该设备。
输入 -
芯片使能3输入，低电平有效。
取样的上升沿
同步的CLK 。使用与CE联
1
和CE
2
要选择/取消
该设备。
第15 3
CE
2
97
B3
CE
3
92
A6
文件编号： 38-05688牧师* D
CY7C1379C
引脚德网络nitions
（续）
名字
OE
TQFP
86
FBGA
B8
I / O
描述
输入 -
输出使能，异步输入，低电平有效。
联合
异步与设备来控制内部的同步逻辑块
的I / O引脚的方向。当低时，I / O引脚允许
表现为输出。当拉高高， I / O引脚
三态，并作为输入数据引脚。在OE被屏蔽
写序的数据部分，在第一钟时
出现从一个取消选择状态，当装置已
取消选择。
输入 -
时钟使能输入，低电平有效。
当低电平的
同步的时钟信号是由SRAM中识别。当拉高
高电平的时钟信号被屏蔽。由于取消断言CEN呢
不取消选择该设备，岑可用于延长先前
需要时循环。
输入 -
ZZ “休眠”输入。
此高电平输入将器件置于一个
异步非时间关键的“休眠”状态与数据完整性保护。
正常工作时，该引脚为低电平或悬空。 ZZ
引脚具有内部上拉下来。
I / O-
双向数据I / O线。
作为输入使用时，它们送入一个
同步片上数据的寄存器，是由CLK的上升沿触发。
作为输出，它们提供包含在存储器中的数据
在读时钟的上升位置的指定地址
周期。销的方向由OE和控制的
内部控制逻辑。当OE为低电平时，引脚可
表现为输出。当HIGH ， DQ
s
被放置在一个三态
条件。输出会自动在三态
写序的数据部分，在第一钟时
出现从一个取消选定状态，并且当该装置是
取消选择，无论OE的状态。
CEN
87
A7
ZZ
64
H11
DQ
s
52,53,56,57,
58,59,62,63,
68,69,72,73,
74,75,78,79,
2,3,6,7,
8,9,12,13,
18,19,22,23,
24,25,28,29
M11,L11,
K11,J11,
J10,K10,
L10,M10,
D10,E10,
F10,G10,
D11,E11,
F11,G11,
D1,E1,F1,
G1,D2,E2,
F2,G2,J1,
K1,L1,M1,
J2,K2,L2
M2
R1
模式
31
输入
表带针
模式输入。选择设备的脉冲串顺序。
当连接到GND选择线性突发序列。当绑
V
DD
或悬空选择交错突发序列。
V
DD
15,41,65,91
D4,D8,E4,
E8,F4,F8,
G4,G8,H2,
H4,H8,J4,
J8,K4,K8,
L4,L8,M4,
M8
C3,C9,D3,
D9,E3,E9,
F3,F9,G3,
G9,J3,J9,
K3,K9,L3,
L9,M3,M9,
N3,N9
电源
电源输入到该装置的核心。
V
DDQ
4,11,20,27,54,
61,70,77
I / O电源
供应
电源为I / O电路。
文件编号： 38-05688牧师* D
第15 4
CY7C1379C
引脚德网络nitions
（续）
名字
V
SS
TQFP
5,10,17,21,
26,40,55,60,
67,71,76,90,
FBGA
C4,C5,C6,
C7,C8,D5,
D6,D7,E5,
E6,E7,F5,
F6,F7,G5,
G6,G7,H5,
H6,H7,J5,
J6,J7,K5,K6,K
7,L5,L6,L7,M5
,M6,M7,
N4,N8
I / O
地
地面的装置。
描述
NC
1,16,30,38,39,
A1,A11,B1,
42,43,51,66,80,8 B9， B11 ，C1
4,95,96
C2,C10,C11,H
1,H3,H9,
H10,N1,N2,
N5,N6,N7
N10,N11,P1,P
2,P5,P7,
P11,R2,R5,
R7
14
-
–
未连接。
内部没有连接到芯片。
18M ， 36M ， 72M ， 144M ， 288M ， 576M ， 1G和地址是
扩展引脚和内部不连接到芯片。
V
SS
/ DNU
地面/ DNU
该引脚可以连接到地面或应悬空。
访问过程中，允许所请求的数据，以
传播到输出缓冲器。的数据是内6.5可用
NS （ 133 - MHz器件）提供OE是低电平有效。后的第一次
的读访问时钟，输出缓冲器由控制
OE和内部控制逻辑。 OE必须驱动为低电平的
订购的设备驱动所请求的数据。对
随后的时钟，另一个操作（读/写/取消）
可以启动。当SRAM被取消，在时钟上升沿
通过芯片中的一个使能信号，其输出将为三态
马上。
突发读访问
该CY7C1379C有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
4读取无重新确立的地址输入。 ADV / LD
必须被驱动为低，以装入新的地址进
SRAM中，如上面所述的单读访问部分中描述。
该数据串计数器的顺序由模式决定的
输入信号。在MODE低输入选择线爆裂
模式中，一个高电平选择一个交错突发序列。两
突发计数器使用A0和A1的突发序列，并将
充分递增，当环绕。在高输入
ADV /劳工处会增加内部突发计数器不管
芯片的状态下使能输入和WE 。 WE被锁在
开始一阵周期。因此，访问类型（读
或写）保持在整个突发序列。
单写访问
写访问时，以下条件为发起
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
是全部置为有效，和（3）的写信号WE
为低电平。出现在地址总线上的地址
被加载到地址寄存器。写信号是
锁存到控制逻辑块。数据线是
自动三态不管OE输入的状态
信号。这允许外部逻辑来呈现所述数据
DQS 。
第15个5
功能概述
该CY7C1379C是一个同步流过一阵SRAM
专门设计的过程中，消除等待状态
写 - 读过渡。所有同步输入通过
输入寄存器的时钟的上升沿来控制。该
时钟信号是合格的时钟使能输入信号
（ CEN ） 。如果CEN为高电平时，时钟信号不被识别和
所有的内部状态被保持。所有的同步操作
有资格与CEN 。来自时钟最大接入延迟
上升（T
CDV
）为6.5纳秒（ 133 - MHz器件） 。
访问可通过发出三个芯片使启动
（ CE
1
，CE
2
，CE
3
）活性在时钟的上升沿。如果时钟
启用（ CEN ）为低电平有效和ADV / LD为低电平时，
提供给该装置的地址将被锁存。该
访问既可以一个读或写操作，这取决于
写的状态使能（ WE） 。 BW
[A ：D ]
可用于
进行字节写操作。
写操作是通过写使能（ WE）资格。所有
写操作被简化片上同步自定时写
电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）简化了深度扩展。
所有操作（读，写，并取消）是流水线。
ADV / LD应驱动至低电平，一旦设备已被
取消选择以加载新的地址的下一个
操作。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
所有的断言活跃， （ 3 ）写使能输入
信号WE为无效高电平，并且4） ADV / LD被断言
低。呈现给地址输入端的地址被锁存
入地址寄存器，并提交给存储器阵列
和控制逻辑。所述控制逻辑确定读
文件编号： 38-05688牧师* D
CY7C1355C
CY7C1357C
9兆位（ 256K ×36 / 512K ×18 ）
流通SRAM与NOBL 架构
特点
无总线延迟 （ NOBL ）架构消除
读写周期之间的死循环
可支持高达133 MHz的总线操作零
等待状态
- 数据传送在每个时钟
引脚兼容，功能上等同于ZBT
器件
内部自定时输出缓冲控制，以消除
需要使用参考
注册的投入流通型操作
字节写能力
3.3V / 2.5V的I / O电源（V
DDQ
)
快速时钟到输出时间
- 6.5纳秒（ 133 - MHz器件）
时钟使能（ CEN ）引脚使能时钟和暂停
手术
同步自定时写
异步输出使能
提供JEDEC标准和无铅100引脚
TQFP ，无铅和无无铅119球BGA
包和165球FBGA封装
三个芯片使简单的深度扩展。
使用ZZ自动断电功能可
模式或CE取消
IEEE 1149.1 JTAG兼容的边界扫描
连拍能力直线或交错突发订单
低待机功耗
功能说明
[1]
该CY7C1355C / CY7C1357C是3.3V ， 256K ×36 / 512K ×18
同步流通式突发SRAM专
支持真正的无限回至后端的读/写操作
没有
该
插入
of
等待
状态。
该
CY7C1355C / CY7C1357C配备有先进无
总线延迟（ NOBL ）逻辑才能启用连续
读/写操作与正在传输的每个数据
时钟周期。该功能极大地提高了吞吐量
通过SRAM数据，特别是在需要的系统的
频繁的写 - 读过渡。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。时钟输入由合格
时钟使能（ CEN ）的信号，当其无效
暂停操作和扩展了前面的时钟周期。
从时钟的上升最高接入时延是6.5纳秒（ 133 - MHz的
装置） 。
写操作是由两个或四个字节写入控制
选择（ BW
X
）和写使能（ WE）输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
选购指南
133兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
6.5
250
40
100兆赫
7.5
180
40
单位
ns
mA
mA
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05539牧师* E
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年9月14日
[+ ]反馈
CY7C1355C
CY7C1357C
1
逻辑框图 - CY7C1355C （ 256K ×36 ）
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
地址
注册
A1
D1
A0
D0
Q1 A1 “
A0'
Q0
BURST
逻辑
ADV / LD
BW
A
BW
B
BW
C
BW
D
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
DQP
A
DQP
B
DQP
C
DQP
D
OE
CE1
CE2
CE3
ZZ
2
输入
E
注册
读逻辑
睡觉
控制
逻辑框图 - CY7C1357C （ 512K ×18 ）
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
地址
注册
A1
D1
A0
D0
Q1 A1 “
A0'
Q0
BURST
逻辑
ADV / LD
BW
A
BW
B
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
DQP
A
DQP
B
WE
OE
CE1
CE2
CE3
ZZ
输入E
注册
读逻辑
睡觉
控制
文件编号： 38-05539牧师* E
第28 2
[+ ]反馈
QQ：2880707522 复制
