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位置：首页 > IC型号导航 > 首字符C型号页 > 首字符C的型号第1143页 > CY7C1355B-100BGC
CY7C1355B
CY7C1357B
9 -MB （ 256K ×36 / 512K ×18 ）流通型
SRAM与NOBL 架构
特点
无总线延迟 （ NOBL ）架构消除
读写周期之间的死循环。
可支持高达133 MHz的总线操作零
等待状态
- 数据传送在每个时钟
引脚兼容，功能上等同于ZBT
器件
内部自定时输出缓冲控制，以消除
需要使用参考
注册的投入流通型操作
字节写能力
3.3V / 2.5V的I / O电源
快速时钟到输出时间
- 6.5纳秒（ 133 - MHz器件）
- 7.0纳秒（ 117 - MHz器件）
- 7.5纳秒（ 100 - MHz器件）
时钟使能（ CEN ）引脚使能时钟和暂停
手术
同步自定时写
异步输出使能
在提供的JEDEC标准的100 TQFP ， 119球BGA和
165球FBGA封装
三个芯片使简单的深度扩展。
使用ZZ自动断电功能可
模式或CE取消。
用于BGA和FBGA封装JTAG边界扫描
连拍能力直线或交错突发订单
低待机功耗
功能说明
[1]
该CY7C1355B / CY7C1357B是3.3V ， 256K ×36 / 512K ×18
同步流通式突发SRAM专
支持真正的无限回至后端的读/写操作
没有
该
插入
of
等待
状态。
该
CY7C1355B / CY7C1357B配备有先进无
总线延迟（ NOBL ）逻辑才能启用连续
读/写操作与正在传输的每个数据
时钟周期。该功能极大地提高了吞吐量
通过SRAM数据，特别是在需要的系统的
频繁的写 - 读过渡。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。时钟输入由合格
时钟使能（ CEN ）的信号，当其无效
暂停操作和扩展了前面的时钟周期。
从时钟的上升最高接入时延是6.5纳秒（ 133 - MHz的
装置） 。
写操作是由两个或四个字节写入控制
选择（ BW
X
）和写使能（ WE）输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
选购指南
133兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
6.5
250
30
117兆赫
7.0
220
30
100兆赫
7.5
180
30
单位
ns
mA
mA
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05117牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年1月27日
CY7C1355B
CY7C1357B
1
逻辑框图 - CY7C1355B （ 256K ×36 ）
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
地址
注册
A1
D1
A0
D0
Q1 A1 “
A0'
Q0
BURST
逻辑
ADV / LD
BW
A
BW
B
A0, A1, A
BW
C
写入注册表
地址
与数据一致性
控制逻辑
A1
注册
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
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T
B
U
F
F
E
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S
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模式
BW
D
CLK
CEN
WE
C
D1
A0
D0
CE
ADV / LD
C
写地址
注册
BURST
逻辑
Q1 A1 “
A0'
Q0
的DQ
DQP
A
DQP
B
DQP
C
DQP
D
OE
CE1
CE2
CE3
ZZ
输入
E
注册
读逻辑
ADV / LD
BW
A
2
睡觉
控制
BW
B
逻辑框图 - CY7C1357B （ 512K ×18 ）
WE
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
读逻辑
注册
地址
注册
A1
D1
A0
D0
Q1 A1 “
A0'
Q0
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
D
A
T
A
S
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E
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G
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B
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F
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DQP
A
DQP
B
BURST
逻辑
OE
CE1
CE2
CE3
ZZ
输入E
注册
O
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B
U
F
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R
S
E
睡觉
控制
ADV / LD
BW
A
BW
B
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
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A
M
P
S
D
A
T
A
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E
E
R
I
N
G
的DQ
DQP
A
DQP
B
WE
OE
CE1
CE2
CE3
ZZ
输入
E
注册
读逻辑
睡觉
控制
文件编号： 38-05117牧师* B
第33 2
CY7C1355B
CY7C1357B
销刀豆网络gurations
100引脚TQFP
BW
B
BW
A
CE
1
CE
2
CE
3
V
DD
V
SS
NC / 18M
BW
D
BW
C
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CLK
ADV / LD
WE
OE
A
82
100
A
99
A
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
A
字节
BYTE
DQP
C
DQ
C
DQ
C
V
DDQ
V
SS
DQ
C
DQ
C
DQ
C
DQ
C
V
SS
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DDQ
DQ
C
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C
VSS / DNU
V
DD
NC
V
SS
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DDQ
V
SS
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D
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DQ
D
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DDQ
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DQ
D
DQP
D
1
2
3
4
5
6
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8
9
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14
15
16
17
18
19
20
21
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23
24
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26
27
28
29
30
31
32
33
34
35
36
37
38
81
A
CY7C1355B
80
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68
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58
57
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44
45
46
47
48
49
50
DQP
B
DQ
B
DQ
B
V
DDQ
V
SS
DQ
B
DQ
B
DQ
B
DQ
B
V
SS
V
DDQ
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B
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B
V
SS
NC
V
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ZZ
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A
DQ
A
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DDQ
V
SS
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A
DQ
A
DQ
A
DQ
A
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DDQ
DQ
A
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一个字节
39
40
41
V
DD
A1
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NC / 144M
V
SS
42
NC / 72M
NC / 36M
模式
A
A
A
A
A
A
A
文件编号： 38-05117牧师* B
A
A
A
A
第33 3
CY7C1355B
CY7C1357B
销刀豆网络gurations
（续）
100引脚TQFP
BW
B
BW
A
CE
1
CE
2
CE
3
V
DD
V
SS
NC / 18M
CEN
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ADV / LD
WE
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NC
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A
82
100
A
99
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92
91
90
89
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87
86
85
84
83
A
NC
NC
NC
V
DDQ
V
SS
NC
NC
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B
DQ
B
V
SS
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DDQ
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B
DQ
B
VSS / DNU
V
DD
NC
V
SS
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B
DQ
B
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DDQ
V
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B
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B
NC
V
SS
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DDQ
NC
NC
NC
BYTE B
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
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30
31
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33
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36
37
38
81
A
CY7C1357B
80
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54
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52
51
43
44
45
46
47
48
49
50
A
NC
NC
V
DDQ
V
SS
NC
DQP
A
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A
DQ
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DD
ZZ
DQ
A
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DDQ
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A
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NC
V
SS
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DDQ
NC
NC
NC
一个字节
39
40
41
V
DD
A1
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NC / 144M
V
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42
NC / 72M
NC / 36M
模式
A
A
A
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A
A
A
文件编号： 38-05117牧师* B
A
A
A
A
第33 4
CY7C1355B
CY7C1357B
销刀豆网络gurations
（续）
119球BGA （ 3芯片实现与JTAG ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
C
DQ
C
V
DDQ
DQ
C
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C
V
DDQ
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D
DQ
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D
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NC
NC
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DDQ
2
A
CE
2
A
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C
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C
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D
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TMS
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4
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A
A
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V
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C
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SS
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模式
A
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NC
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1
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V
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CLK
NC
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A
A
V
SS
V
SS
V
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BW
B
V
SS
NC
V
SS
BW
A
V
SS
V
SS
V
SS
NC
A
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6
A
CE
3
A
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B
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B
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B
DQ
B
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B
V
DD
DQ
A
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A
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A
A
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NC
7
V
DDQ
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NC
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V
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B
DQ
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A
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DDQ
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A
DQ
A
NC
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V
DDQ
CY7C1357B （ 512K ×18 ）
1
A
B
C
D
E
F
G
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J
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M
N
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R
T
U
V
DDQ
NC
NC
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B
NC
V
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NC
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B
V
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B
V
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B
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NC
NC / 72M
V
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2
A
CE
2
A
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B
NC
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B
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NC
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NC
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B
A
A
TMS
3
A
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A
V
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B
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NC
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4
NC / 18M
ADV / LD
V
DD
NC
CE
1
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A
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V
DD
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NC
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A1
A0
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NC / 36M
TCK
5
A
A
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SS
V
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V
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NC
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SS
BW
A
V
SS
V
SS
V
SS
NC
A
TDO
6
A
CE
3
A
DQP
A
NC
DQ
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A
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A
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NC
7
V
DDQ
NC
NC
NC
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A
V
DDQ
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V
DDQ
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A
NC
V
DDQ
NC
DQ
A
NC
ZZ
V
DDQ
文件编号： 38-05117牧师* B
第33 5
CY7C1355B
CY7C1357B
9 -MB （ 256K ×36 / 512K ×18 ）流通型
SRAM与NOBL 架构
特点
无总线延迟 （ NOBL ）架构消除
读写周期之间的死循环。
可支持高达133 MHz的总线操作零
等待状态
- 数据传送在每个时钟
引脚兼容，功能上等同于ZBT
器件
内部自定时输出缓冲控制，以消除
需要使用参考
注册的投入流通型操作
字节写能力
3.3V / 2.5V的I / O电源
快速时钟到输出时间
- 6.5纳秒（ 133 - MHz器件）
- 7.0纳秒（ 117 - MHz器件）
- 7.5纳秒（ 100 - MHz器件）
时钟使能（ CEN ）引脚使能时钟和暂停
手术
同步自定时写
异步输出使能
在提供的JEDEC标准的100 TQFP ， 119球BGA和
165球FBGA封装
三个芯片使简单的深度扩展。
使用ZZ自动断电功能可
模式或CE取消。
用于BGA和FBGA封装JTAG边界扫描
连拍能力直线或交错突发订单
低待机功耗
功能说明
[1]
该CY7C1355B / CY7C1357B是3.3V ， 256K ×36 / 512K ×18
同步流通式突发SRAM专
支持真正的无限回至后端的读/写操作
没有
该
插入
of
等待
状态。
该
CY7C1355B / CY7C1357B配备有先进无
总线延迟（ NOBL ）逻辑才能启用连续
读/写操作与正在传输的每个数据
时钟周期。该功能极大地提高了吞吐量
通过SRAM数据，特别是在需要的系统的
频繁的写 - 读过渡。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。时钟输入由合格
时钟使能（ CEN ）的信号，当其无效
暂停操作和扩展了前面的时钟周期。
从时钟的上升最高接入时延是6.5纳秒（ 133 - MHz的
装置） 。
写操作是由两个或四个字节写入控制
选择（ BW
X
）和写使能（ WE）输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
选购指南
133兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
6.5
250
30
117兆赫
7.0
220
30
100兆赫
7.5
180
30
单位
ns
mA
mA
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05117牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年1月27日
CY7C1355B
CY7C1357B
1
逻辑框图 - CY7C1355B （ 256K ×36 ）
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
地址
注册
A1
D1
A0
D0
Q1 A1 “
A0'
Q0
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逻辑
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A
BW
B
A0, A1, A
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C
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地址
与数据一致性
控制逻辑
A1
注册
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DRIVERS
内存
ARRAY
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C
写地址
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逻辑
Q1 A1 “
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DQP
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CE1
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E
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读逻辑
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控制
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B
逻辑框图 - CY7C1357B （ 512K ×18 ）
WE
A0, A1, A
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C
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C
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读逻辑
注册
地址
注册
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A0'
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与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
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OE
CE1
CE2
CE3
ZZ
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睡觉
控制
ADV / LD
BW
A
BW
B
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
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A
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B
WE
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CE3
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注册
读逻辑
睡觉
控制
文件编号： 38-05117牧师* B
第33 2
CY7C1355B
CY7C1357B
销刀豆网络gurations
100引脚TQFP
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B
BW
A
CE
1
CE
2
CE
3
V
DD
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NC / 18M
BW
D
BW
C
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ADV / LD
WE
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A
82
100
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98
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96
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93
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91
90
89
88
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86
85
84
83
A
字节
BYTE
DQP
C
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C
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C
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第33 4
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文件编号： 38-05117牧师* B
第33 5
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