CY7C1354A/GVT71256ZC36
CY7C1356A/GVT71512ZC18
256K ×36 / 512K ×18的SRAM流水线
与NOBL 架构
特点
零总线延迟，写之间没有死循环，
读周期
快速的时钟速度： 200 ， 166 ， 133 ， 100 MHz的
快速存取时间： 3.2 ， 3.6 ， 4.2 ， 5.0纳秒
内部同步输出注册消除
需要控制的OE
单3.3V -5 ％至+ 5 ％电源V
CC
独立的V
CCQ
为3.3V或2.5V的I / O
单文（读/写）控制引脚
正时钟边沿触发，地址，数据和
为完全流水线的应用控制信号寄存器
交错或线性4字突发能力
单个字节写入（ BWA - BWD ）控制（可绑
低）
CEN引脚，使时钟和暂停运营
三个芯片使简单的深度扩张
使用ZZ模式自动断电功能可
或CE选择
JTAG边界扫描
低瞩目的119焊球， 14毫米× 22毫米BGA （球栅
阵列）和100引脚TQFP封装
输入包括所有地址，所有的数据输入，深度拓展
芯片启用（ CE ， CE
2
和CE
3
） ，循环启动输入（ ADV / LD ） ，
时钟使能（ CEN ） ，字节写使能（ BWA ， BWB ， BWC ，
和BWD ） ，和读写控制（ WEN） 。 BWC和BWD
仅适用于CY7C1354A / GVT71256ZC36 。
地址和控制信号被施加到SRAM中
一个时钟周期，并且两个周期后，其相关的数据
发生时，无论是读还是写。
时钟使能（ CEN ）引脚允许的操作
CY7C1354A/GVT71256ZC36/CY7C1356A/GVT71512ZC18
只要有必要暂停。所有同步输入
被忽略时（CEN）为HIGH并且所述内部设备
寄存器将保持其先前的值。
有三个芯片使能引脚（ CE ， CE
2
，CE
3
） ，其允许
当需要时，用户可以取消选择该设备。如果其中任何一个
3顷不活跃时， ADV / LD低，无新的内存
操作启动和任何猝发周期中是
停了下来。然而，任何挂起的数据传输（读或写）
将完成。数据总线将处于高阻抗
状态的芯片后两个周期被取消或写周期
发起。
该
CY7C1354A/GVT71256ZC36
和
CY7C1356A/
GVT71512ZC18有一个片上2位的数据串计数器。在
突发模式下， CY7C1354A / GVT71256ZC36和
CY7C1356A / GVT71512ZC18提供了4个周期的数据为
单一地址提供给SRAM中。突发的顺序
序列由MODE输入引脚定义。 MODE引脚
线性和交错突发序列之间进行选择。该
ADV / LD信号用于装载一个新的外部地址
（ ADV / LD = LOW）或增加内部突发计数器
（ ADV / LD =高）
输出使能（ OE ） ，休眠模式使能（ ZZ ）和脉冲序列
选择（ MODE ）是异步信号。 OE可以使用
禁止输出在任何给定的时间。 ZZ可绑
低，如果它不被使用。
四个引脚用于实现JTAG测试功能。该
JTAG电路用于以串行移位数据和从所述
装置。 JTAG投入使用LVTTL / LVCMOS电平移位数据
在操作的这个测试模式。
功能说明
该
CY7C1354A/GVT71256ZC36
和
CY7C1356A/
GVT71512ZC18的SRAM被设计为消除死
从阅读过渡到写反之亦然，当周期。
这些SRAM是100 ％的总线利用率和优化
实现零总线Latency （ ZBL ） /否总线Latency
（ NoBL ） 。它们集成了262,144 × 36和524,288 × 18
SRAM单元，分别拥有先进的同步
外围电路和一个2位计数器，对内部突发
操作。这些采用高速，低功耗的CMOS
设计采用先进的三层多晶硅，双层
金属技术。每个存储单元由四
晶体管和两个高值电阻。
所有的同步输入端通过由一个控制寄存器控
正边沿触发的时钟输入（CLK） 。同步
选购指南
7C1354A-200
71256ZC36-5
7C1356A-200
71512ZC18-5
最大访问时间
最大工作电流
广告
最大的CMOS待机电流商业
3.2
560
30
7C1354A-166
71256ZC36-6
7C1356A-166
71512ZC18-6
3.6
480
30
7C1354A-133
71256ZC36-7.5
7C1356A-133
71512ZC18-7.5
4.2
410
30
7C1354A-100
71256ZC36-10
7C1356A-100
71512ZC18-10
5.0
350
30
单位
ns
mA
mA
赛普拉斯半导体公司
文件编号： 38-05161牧师* B
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年4月25日
CY7C1354A/GVT71256ZC36
CY7C1356A/GVT71512ZC18
.
功能框图- 256K × 36
[1]
ZZ
模式
CKE ＃
CEN
ADV / LD ＃
ADV / LD
R / W ＃
文
BWA ＃ ，
BWB ，
BWA ，
BWB ＃
BWC ＃ ，
BWD
BWC ，
BWD ＃
CE ＃ ， CE2 ＃ ， CE2
CE认证， CE认证， CE认证
2
3
控制
SA0 ， SA1 ， SA
CEN
A0, A1, A
控制逻辑
MUX
CLK
输出寄存器
OE ＃
OE
输出缓冲器
DQA - DQD
功能框图- 512K × 18
ZZ
模式
CKE ＃
CEN
[1]
地址
ADV / LD
ADV / LD ＃
输入寄存器
文
R / W ＃
BWA ， BWB
BWA ＃ ， ＃ BWB
CE ＃ ， CE2 ＃ ， CE2
CE认证， CE认证
2
，CE
3
SA0 ， SA1 ， SA
CEN
控制
A0, A1, A
控制逻辑
MUX
CLK
输出寄存器
OE ＃
OE
输出缓冲器
DQA ， DQB
注意：
1.功能框图给出了简化设备操作。见真值表，引脚说明和时序图的详细信息。
文件编号： 38-05161牧师* B
DO
SEL
DI
输入
注册
1M ×9× 2
SRAM阵列
DO
SEL
DI
输入
注册
256K ×9× 4
SRAM阵列
地址
第31 2
CY7C1354A/GVT71256ZC36
CY7C1356A/GVT71512ZC18
销刀豆网络gurations
（续）
119球BGA焊球
CY7C1354A / GVT71256ZC36 （ 256K × 36 ） -7 × 17 BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
CCQ
NC
NC
DQC
DQC
V
CCQ
DQC
DQC
V
CCQ
DQD
DQD
V
CCQ
DQD
DQD
NC
NC
V
CCQ
2
A
CE
2
A
DQC
DQC
DQC
DQC
DQC
V
CC
DQD
DQD
DQD
DQD
DQD
A
NC
TMS
3
A
A
A
V
SS
V
SS
V
SS
BWC
V
SS
NC
V
SS
BWD
V
SS
V
SS
V
SS
模式
A
TDI
4
NC
ADV / LD
V
CC
NC
CE
OE
A
文
V
CC
CLK
NC
CEN
A1
A0
V
CC
A
TCK
5
A
A
A
V
SS
V
SS
V
SS
BWB
V
SS
NC
V
SS
BWA
V
SS
V
SS
V
SS
V
SS
A
TDO
6
A
CE
3
A
DQB
DQB
DQB
DQB
DQB
V
CC
DQA
DQA
DQA
DQA
DQA
A
NC
NC
7
V
CCQ
NC
NC
DQB
DQB
V
CCQ
DQB
DQB
V
CCQ
DQA
DQA
V
CCQ
DQA
DQA
NC
ZZ
V
CCQ
CY7C1356A / GVT71512ZC18 （ 512K × 18 ） -7 × 17 BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
CCQ
NC
NC
DQB
NC
V
CCQ
NC
DQB
V
CCQ
NC
DQB
V
CCQ
DQB
NC
NC
NC
V
CCQ
2
A
CE
2
A
NC
DQB
NC
DQB
NC
V
CC
DQB
NC
DQB
NC
DQB
A
A
TMS
3
A
A
A
V
SS
V
SS
V
SS
BWB
V
SS
NC
V
SS
V
SS
V
SS
V
SS
V
SS
模式
A
TDI
4
NC
ADV / LD
V
CC
NC
CE
OE
A
文
V
CC
CLK
NC
CEN
A1
A0
V
CC
NC
TCK
5
A
A
A
V
SS
V
SS
V
SS
V
SS
V
SS
NC
V
SS
BWA
V
SS
V
SS
V
SS
V
CC
A
TDO
6
A
CE
3
A
DQA
NC
DQA
NC
DQA
V
CC
NC
DQA
NC
DQA
NC
A
A
NC
7
V
CCQ
NC
NC
NC
DQA
V
CCQ
DQA
NC
V
CCQ
DQA
NC
V
CCQ
NC
DQA
NC
ZZ
V
CCQ
文件编号： 38-05161牧师* B
第31 4
CY7C1354A/GVT71256ZC36
CY7C1356A/GVT71512ZC18
引脚说明- 256K × 36
256K × 36
引脚TQFP
37,
36,
32, 33, 34, 35,
44, 45, 46, 47,
48, 49, 50, 81,
82, 83, 99, 100
93,
94,
95,
96
256K × 36
引脚PBGA
4P
4N
2A, 3A, 5A, 6A,
图3B ，5B， 2C ，3C，
图5C ，6C， 4G ，2R，
6R， 3T，4T， 5T
5L
5G
3G
3L
针
名字
A0,
A1,
A
TYPE
引脚说明
输入 -
同步地址输入：
地址寄存器由触发
CLK， ADV / LD为低， CEN低的上升沿的同步组合和
真正的芯片实现。 A0和A1是的两个最低显著位（LSB）
地址字段，并设置内部突发计数器，如果突发周期
发起。
输入 -
同步字节写使能：
每9位字节都有其自己的
BWA ，
BWB ，同步低电平有效字节写使能。负载写周期（时文和
BWC ，
ADV / LD被采样为低电平） ，相应的字节写信号（ BWX ）
BWD
必须是有效的。字节写信号也必须是对每个周期有效
突发写入。当文进行采样字节写入信号被忽略
HIGH 。数据的相应字节（多个）被写入到设备2
周期后。 BWA控制DQA引脚; BWB控制DQB引脚; BWC
DQC控制引脚; BWD控制DQD引脚。 BWX都可以绑低中频
总是在做写入整个36位字。
CEN
输入 -
同步时钟使能输入：
当CEN采样为高电平，所有的
同步等同步输入，包括时钟被忽略和输出
保持不变。 CEN的效果高采样设备上
输出是因为如果低到高的时钟跳变并没有出现。为
正常运行时， CEN必须在时钟的上升沿采样到低电平。
输入 -
读写：
文信号是一个同步输入，用于标识是否
同步当前加载的周期和启动后续的突发周期
ADV / LD是读或写操作。对于数据总线活动
当前周期后需要放置两个时钟周期。
输入 -
时钟：
这是时钟输入CY7C1354A / GVT71256ZC36 。除了
同步的OE ， ZZ和模式，为设备的所有定时提述
相对于CLK的上升沿。
输入 -
同步低电平有效芯片使能：
CE认证和CE
3
使用与
同步CE
2
使CY7C1354A / GVT71256ZC36 。 CE或CE
3
采样
高或CE
2
在上升沿采样为低电平，随着ADV / LD低
时钟，启动取消循环。数据总线将是高阻两个时钟
启动芯片取消后周期。
输入 -
同步高电平有效芯片使能：
CE
2
使用CE和CE
3
同步，使该芯片。 CE
2
已反转极性，但另有相同
CE和CE
3
.
输入
异步输出使能：
操作环境必须为低来读取数据。当
OE为高电平时，I / O引脚都处于高阻抗状态。 OE不需要
要积极控制读取和写入周期。在正常操作中，
OE可以连接到低电平。
87
4M
88
4H
文
89
4K
CLK
98, 92
4E ， 6B
CE，
CE
3
97
2B
CE
2
86
4F
OE
85
4B
ADV /
输入 -
前进/负载：
ADV / LD ]是用于加载一个同步输入
LD同步的内部寄存器与新的地址和控制信号时，它是
采样的低处与芯片时钟的上升沿被选中。当
ADV / LD采样为高电平，则内部突发计数器先进
因为这是正在进行的任何突发。外部地址和温
当ADV / LD采样为高电平被忽略。
MOD
E
ZZ
输入 -
STATIC
突发模式：
当MODE为高开或常闭，交织爆
顺序被选择。当模式为低时，线性脉冲串顺序
被选中。模式是静态的直流输入。
31
3R
64
7T
输入 -
睡觉启用：
此高电平输入将器件置于低功耗
异步消耗待机模式。对于正常操作，该输入必须是
无论是低开或常闭。
文件编号： 38-05161牧师* B
第31 5
QQ：2880707522 复制
