CY7C1353G
4兆位（ 256K ×18 ）流通式SRAM
与NOBL 架构
特点
支持高达133 MHz的总线操作零等待
国
- 数据传送在每个时钟
引脚兼容，功能上等同于ZBT 设备
内部自定时输出缓冲控制，以消除
需要使用参考
注册的投入流通型操作
字节写能力
256K ×18通用IO架构
2.5V / 3.3V IO电源（V
DDQ
)
快速时钟到输出时间
- 6.5纳秒（ 133 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
异步输出使能
提供无铅100引脚TQFP封装
连拍功能 - 直线或交错突发订单
低待机功耗
功能说明
[1]
该CY7C1353G是3.3V ， 256K ×18同步
流过突发SRAM专为支持
没有真正的无限制背到背读/写操作
插入等待状态。该CY7C1353G配备的
先进的无总线延迟 （ NOBL ）的逻辑要求
让数据是连续的读/写操作
转印在每个时钟周期。此功能大大
通过对SRAM提高了数据的吞吐量，特别是
在需要频繁写入读取的转换系统。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。时钟输入由合格
时钟使能（ CEN ）的信号，当其无效
暂停操作和扩展了前面的时钟周期。
从时钟的上升最高接入时延是6.5纳秒（ 133 - MHz的
装置） 。
写操作是由2字节的写入选择控制
（ BW
[A ： B]
）和写使能（ WE）输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了防止总线冲突，
输出驱动器同步数据时三态
一个写序列部分。
逻辑框图
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
地址
注册
A1
D1
A0
D0
Q1 A1 “
A0'
Q0
BURST
逻辑
ADV / LD
BW
A
BW
B
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
DQP
A
DQP
B
WE
OE
CE
1
CE
2
CE
3
ZZ
输入
E
注册
读逻辑
睡觉
控制
注意：
1.对最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05515牧师* E
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年7月9日
CY7C1353G
引脚德网络nitions
名字
A
0
, A
1
, A
BW
[A ： B]
WE
ADV / LD
IO
描述
输入 -
用于选择的256K地址位置中的一个地址输入。
采样上升沿
同步的CLK的。一
[1:0]
被馈送到两比特串计数器。
输入 -
字节写输入，低电平有效。
合格与我们进行写入SRAM 。采样
CLK的同步的上升沿。
输入 -
写使能输入，低电平有效。
采样CLK的上升沿，如果CEN为低电平有效。这
同步信号必须被置为低电平来启动写序列。
输入 -
前进/负载输入。
用于推进的芯片上地址计数器或装入一个新的地址。当
同步HIGH （和CEN为低电平）内部突发计数器先进。低电平时，一个新的
地址可以被装载到该装置用于接入。被取消后， ADV / LD必须
驱动为低电平来加载一个新的地址。
输入时钟
时钟输入。
用于捕获所有的同步输入到设备中。 CLK为合格与CEN 。 CLK
只有当CEN为低电平有效识别。
CLK
CE
1
CE
2
CE
3
OE
输入 -
芯片使能1输入，低电平有效。
采样在CLK的上升沿。配合使用
同步CE
2
和CE
3
选择/取消选择该设备。
输入 -
芯片使能2输入，高电平有效。
采样在CLK的上升沿。配合使用
同步CE
1
和CE
3
选择/取消选择该设备。
输入 -
芯片使能3输入，低电平有效。
采样在CLK的上升沿。配合使用
同步CE
1
和CE
2
选择/取消选择该设备。
输入 -
输出使能，异步输入，低电平有效。
结合同步逻辑块
异步设备内部控制的IO引脚的方向。低电平时， IO引脚允许
表现为输出。当拉高高， IO引脚为三态，并作为输入数据引脚的行为。 OE
写过程的数据部分中从出现时被屏蔽，在第一时钟
取消选择的状态下，当该装置已被取消。
输入 -
时钟使能输入，低电平有效。
当置位低电平的时钟信号被识别
同步SRAM 。当无效高电平的时钟信号被屏蔽。虽然取消断言CEN不
取消选择该设备，岑可用于在需要时扩展的前一周期。
输入 -
ZZ “休眠”输入。
此高电平输入将器件置于一个非时间关键“休眠”状态
异步数据的完整性保护。在正常操作期间，该引脚为低或悬空。 ZZ引脚
具有内部上拉下来。
IO-
双向数据IO线。
作为输入，它们馈入是受触发芯片上的数据寄存器
CLK的同步的上升沿。作为输出，它们提供指明包含在存储位置中的数据
通过在读周期的时钟的上升地址。销的方向由OE和控制
内部控制逻辑。当OE为低电平时，引脚可以表现为输出。当高，
DQ
s
和DQP
[A ： B]
被放置在一个三态条件。输出会自动在三态
从取消选择状态，当出现一个写序列的数据部分，在第一个时钟，
当设备被取消，不管OE的状态。
IO-
双向数据校验IO线。
在功能上，这些信号是相同的DQ
s
。在写
同步序列， DQP
[A ： B]
通过控制体重
x
水涨船高。
输入
表带针
模式输入。选择设备的脉冲串顺序。
当连接到GND选择线性突发序列。当连接到V
DD
或悬空交错的选择
爆序列。
电源为IO电路。
地面的装置。
未连接。
内部没有连接到芯片。 NC / 9M ， NC / 18M ， NC / 72M ， NC / 144M ， NC / 288M ，
正在扩建的地址引脚内部没有连接到芯片。
CEN
ZZ
DQ
s
DQP
[A ： B]
模式
V
DD
V
DDQ
V
SS
NC,NC/9M,
NC/18M,
NC/36M
NC/72M,
NC/144M,
NC/288M,
电源
电源输入到该装置的核心。
IO电源
供应
地
–
文件编号： 38-05515牧师* E
第13 3
CY7C1353G
功能概述
该CY7C1353G是一个同步流过一阵SRAM
专门设计的过程中，消除等待状态
写 - 读过渡。所有同步输入通过
输入寄存器的时钟的上升沿来控制。该
时钟信号是合格的时钟使能输入信号
（ CEN ） 。如果CEN为高电平时，时钟信号不被识别和
所有的内部状态被保持。所有的同步操作
有资格与CEN 。来自时钟最大接入延迟
上升（T
CDV
）为6.5纳秒（ 133 - MHz器件） 。
访问可通过发出三个芯片使启动
（ CE
1
，CE
2
，CE
3
）活性在时钟的上升沿。如果时钟
启用（ CEN ）为低电平有效和ADV / LD为低电平时，
呈现给设备的地址被锁存。访问
可以是一个读或写操作，这取决于
写状态使能（ WE） 。 BW
[A ： B]
可用于
进行字节写操作。
写操作是通过写使能（ WE）资格。所有
写操作被简化片上同步自定时写
电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）简化了深度扩展。
所有操作（读，写，并取消）的管道内衬。
ADV / LD必须驱动为低电平后，该设备已经
取消加载新的地址的下一个操作。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
所有的断言活跃， （ 3 ）写使能输入
信号WE为无效高电平，并且4） ADV / LD被断言
低。呈现给地址输入端的地址被锁存
入地址寄存器，并提交给存储器阵列
和控制逻辑。所述控制逻辑确定读
访问过程中，允许所请求的数据，以
传播到输出缓冲器。的数据是内6.5可用
NS （ 133 - MHz器件）提供OE是低电平有效。后的第一次
的读访问时钟，输出缓冲器由控制
OE和内部控制逻辑。 OE必须驱动为低电平的
订购的设备驱动所请求的数据。对
随后的时钟，另一个操作（读/写/取消）
可以启动。当SRAM被取消，在时钟上升沿
通过芯片中的一个使能信号，其输出为三态
马上。
突发读访问
该CY7C1353G有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
4读取无重新确立的地址输入。 ADV / LD
必须被驱动为低，以装入新的地址输入到SRAM中，由于
在单读访问部分所述。顺序
脉冲串计数器是由MODE输入信号来确定。
在MODE低输入选择线突发模式中，高
选择一个交错突发序列。这两个突发计数器
使用A0和A1的突发序列，并环绕时
充分递增。在ADV / LD增量高投入
无论芯片的状态下的内部突发计数器使能
输入或WE 。 WE被锁在一个脉冲串周期的开始。
因此，访问（读或写）的类型被保持
整个突发序列。
单写访问
写访问当这些条件满足发起
在时钟的上升：
CEN为低电平
= CE
1
，CE
2
和CE
3
都断言活跃
写信号WE为低电平。
出现在地址总线上的地址被加载到
地址寄存器。写信号被锁存到
控制逻辑块。数据线被自动地为三态
不管OE输入信号的状态。这允许
外部逻辑提出的DQS和DQP数据
[A ： B]
.
在下一个时钟上升提交的DQ和DQP的数据
[A ： B]
（或字节写操作的一个子集，见真值表
详情）输入锁存到设备和写入是
完整的。额外的访问（读/写/取消）即可
启动了这个周期。
在写操作期间写入的数据由控制
BW
[A ： B]
信号。该CY7C1353G提供字节写
这是事实表中描述的能力。断言
写使能输入（ WE）与选定的字节写选择
输入有选择地写入到只有所需的字节数。不是字节
字节写操作过程中选择保持不变。一
同步自定时写的机制已经提供
为了简化写入操作。字节写能力有了
包括大大简化读/修改/写序列，
这可以减少到简单字节写入操作。
由于CY7C1353G是一种常见的IO设备，数据必须
不被驱动到装置，而输出是活动的。该
输出使能（ OE ）之前，可以拉高高
提交数据到DQS和DQP
[A ： B]
输入。这样做
三态输出驱动器。为安全起见， DQS和
DQP
[A ： B]
的数据部分中.are自动三态
一个写周期，而不管操作环境的状态。
突发写入访问
该CY7C1353G有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
四个写入操作，而不会重新确立的地址输入。
ADV / LD必须驱动为低电平来加载初始地址，
在单次写入访问部分描述。当ADV / LD
驱动为高电平在随后的时钟的上升，芯片启用
（ CE
1
，CE
2
和CE
3
），我们输入将被忽略，突发
计数器递增。正确的BW
[A ： B]
输入必须
在突发写的每个周期带动下，写出正确的字节
的数据。
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE
1
，CE
2
和CE
3
，必须保持非活动状态
在t的持续时间
ZZREC
之后， ZZ输入返回低电平。
文件编号： 38-05515牧师* E
第13 4
CY7C1353G
线性突发地址表（ MODE = GND）
第一次
地址
A1, A0
00
01
10
11
第二
地址
A1, A0
01
10
11
00
第三
地址
A1, A0
10
11
00
01
第四
地址
A1, A0
11
00
01
10
交错突发地址表
（ MODE =浮动或V
DD
)
第一次
地址
A1, A0
00
01
10
11
第二
地址
A1, A0
01
00
11
10
第三
地址
A1, A0
10
11
00
01
第四
地址
A1, A0
11
10
01
00
ZZ模式电气特性
参数
I
DDZZ
t
ZZS
t
ZZREC
t
ZZI
t
RZZI
描述
休眠模式下的待机电流
设备操作ZZ
ZZ恢复时间
ZZ积极睡觉电流
ZZ无效退出休眠电流
测试条件
ZZ > V
DD
0.2V
ZZ > V
DD
0.2V
ZZ < 0.2V
此参数被采样
此参数被采样
0
2t
CYC
2t
CYC
民
最大
40
2t
CYC
单位
mA
ns
ns
ns
ns
真值表
[2, 3, 4, 5, 6, 7, 8]
手术
取消选择周期
取消选择周期
取消选择周期
CONTINUE DESELECT周期
读周期（开始爆发）
读周期（继续爆发）
NOP /假读（开始
爆）
虚读（继续爆发）
写周期（开始爆发）
写周期（继续爆发）
NOP /写入中止（开始
爆）
写入中止（继续爆发）
忽略时钟边沿（失速）
睡眠模式
地址
二手
无
无
无
无
外
NEXT
外
NEXT
外
NEXT
无
NEXT
当前
无
CE
1
H
X
X
X
L
X
L
X
L
X
L
X
X
X
CE
2
X
X
L
X
H
X
H
X
H
X
H
X
X
X
CE
3
X
H
X
X
L
X
L
X
L
X
L
X
X
X
ZZ
L
L
L
L
L
L
L
L
L
L
L
L
L
H
ADV / LD
L
L
L
H
L
H
L
H
L
H
L
H
X
X
WE
X
X
X
X
H
X
H
X
L
X
L
X
X
X
BW
X
OE
X
X
X
X
X
X
X
X
L
L
H
H
X
X
X
X
X
X
L
L
H
H
X
X
X
X
X
X
CEN
L
L
L
L
L
L
L
L
L
L
L
L
H
X
CLK
L- >H
L- >H
L- >H
L- >H
DQ
三州
三州
三州
三州
左旋>H数据输出（Q）的
左旋>H数据输出（Q）的
L- >H
L- >H
三州
三州
左旋>H数据（D）中
左旋>H数据（D）中
L- >H
L- >H
L- >H
X
三州
三州
–
三州
注意事项：
2. X = “不在乎。 ”H =逻辑高电平，L =逻辑低电平。 BWX = L表示的至少一个字节写选有效， BWX =有效意味着所需字节写入
选择断言，见真值表细节。
3.写由BW定义
X
和WE 。看到用于读/写真值表。
4.当检测到一个写周期，所有的IO处于三态，即使是在字节写入。
5. DQS和DQP
[A ： B]
引脚由当前周期和所述参考信号的控制。 OE是异步的，并且不采样的时钟。
6. CEN = H ，插入等待状态。
7.器件加电时取消选择了iOS的三态条件下，无论OE 。
8. OE是异步的，并且不采样与时钟的上升。它是在写周期内屏蔽。在读周期的DQ和DQP
[A ： B]
=三态时， OE
处于非活动状态，或当装置被取消，和DQS和DQP
[A ： B]
=当OE为活跃的数据。
文件编号： 38-05515牧师* E
第13个5
QQ：2880707522 复制
