CY7C1353F
4 -MB （ 256K ×18 ）与NOBL 架构流通式SRAM
特点
可支持高达133 MHz的总线操作零
等待状态
- 数据传送在每个时钟
引脚兼容，功能上等同于ZBT
器件
内部自定时输出缓冲控制，以消除
需要使用参考
注册的投入流通型操作
字节写能力
256K ×18个通用I / O架构
2.5V / 3.3V的I / O电源
快速时钟到输出时间
- 6.5纳秒（ 133 - MHz器件）
- 7.5纳秒（ 117 - MHz器件）
- 8.0纳秒（ 100 - MHz器件）
- 11.0纳秒（ 66 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
异步输出使能
符合JEDEC标准的100 TQFP封装
连拍能力直线或交错突发订单
低待机功耗
功能说明
[1]
该CY7C1353F是3.3V ， 256K ×18同步
流过突发SRAM专为支持
没有真正的无限制背到背读/写操作
插入等待状态。该CY7C1353F配备的
先进的无总线延迟 （ NOBL ）的逻辑要求
让数据是连续的读/写操作
转印在每个时钟周期。此功能大大
通过对SRAM提高了数据的吞吐量，特别是
在需要频繁写入读取的转换系统。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。时钟输入由合格
时钟使能（ CEN ）的信号，当其无效
暂停操作和扩展了前面的时钟周期。
从时钟的上升最高接入时延是6.5纳秒（ 133 - MHz的
装置） 。
写操作是由2字节的写入选择控制
（ BW
[A ： B]
）和写使能（ WE）输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图
A0,A1,A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
地址
注册
A1
D1
A0
D0
Q1 A1 “
A0'
Q0
BURST
逻辑
ADV / LD
BW
A
BW
B
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
DQP
A
DQP
B
WE
OE
CE
1
CE
2
CE
3
ZZ
1
输入
注册
读逻辑
E
睡觉
控制
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05212牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年1月13日
CY7C1353F
选购指南
最大访问时间
最大工作电流
最大的CMOS待机电流
133兆赫
6.5
225
40
117兆赫
7.5
220
40
100兆赫
8.0
205
40
66兆赫
11.0
195
40
单位
ns
mA
mA
阴影区域包含预览。请联系您当地的赛普拉斯销售代表对这些部件的可用性。
销刀豆网络gurations
100引脚TQFP
NC / 18M
BW
B
BW
A
CE
1
CE
2
CE
3
V
DD
V
SS
CEN
CLK
ADV / LD
NC / 9M
WE
OE
NC
NC
A
A
A
82
100
99
94
91
98
97
96
95
93
92
90
89
88
87
86
85
84
83
NC
NC
NC
V
DDQ
V
SS
NC
NC
DQ
B
DQ
B
V
SS
V
DDQ
DQ
B
DQ
B
NC
V
DD
NC
V
SS
DQ
B
DQ
B
V
DDQ
V
SS
DQ
B
DQ
B
DQP
B
NC
V
SS
V
DDQ
NC
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
81
A
CY7C1353F
BYTE B
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
A
NC
NC
V
DDQ
V
SS
NC
DQP
A
DQ
A
DQ
A
V
SS
V
DDQ
DQ
A
DQ
A
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SS
DQ
A
DQ
A
NC
NC
V
SS
V
DDQ
NC
NC
NC
一个字节
A1
A0
NC
NC
V
SS
V
DD
NC / 72M
NC / 36M
模式
A
A
A
A
A
A
A
文件编号： 38-05212牧师* B
A
A
A
A
分页： 13 2
CY7C1353F
引脚德网络nitions
（ 100引脚TQFP封装）
名字
A
0
, A
1
, A
TQFP
I / O
描述
37,36,32,33,34,
输入 -
用于选择的256K地址位置中的一个地址输入。
采样
35,44,45,46,47 ，同步于CLK的上升沿。一
[1:0]
被馈送到两比特串计数器。
48,49,50,80,81,
82,99,100
93,94
88
85
输入 -
字节写输入，低电平有效。
合格与我们进行写入
同步SRAM 。采样在CLK的上升沿。
输入 -
写使能输入，低电平有效。
采样在CLK的上升沿，如果CEN是
同步低电平有效。此信号必须置为低电平启动写序列。
输入 -
前进/负载输入。
用于推进的芯片上地址计数器或加载
同步的新地址。当高（和CEN为低电平）内部突发计数器
是先进的。时为低，一个新的地址可以被装载到该装置用于
访问。被取消后， ADV / LD应以加载被驱动为低
一个新的地址。
输入时钟
时钟输入。
用于捕获所有的同步输入到设备中。 CLK是
合格与CEN 。如果CEN为低电平有效CLK时，才能识别。
BW
[A ： B]
WE
ADV / LD
CLK
CE
1
CE
2
CE
3
OE
89
98
97
92
86
输入 -
芯片使能1输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联同步
2
和CE
3
选择/取消选择该设备。
输入 -
芯片使能2输入，高电平有效。
采样在CLK的上升沿。在使用
与CE联同步
1
和CE
3
选择/取消选择该设备。
输入 -
芯片使能3输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联同步
1
和CE
2
选择/取消选择该设备。
输入 -
输出使能，异步输入，低电平有效。
结合
在装置内部异步同步逻辑块的控制的I / O引脚的方向。
当低时，I / O引脚被允许表现为输出。当拉高
高电平时， I / O引脚被三态，并作为输入数据引脚。在OE被屏蔽
从出现在写入序列的数据部分，在所述第一时钟
取消选择的状态下，当该装置已被取消。
输入 -
时钟使能输入，低电平有效。
当置为低电平的时钟信号recog-
同步认列由SRAM中。当无效高电平的时钟信号被屏蔽。自
取消断言岑不会取消选择该设备，岑可用于扩展
需要时前一个周期。
输入 -
ZZ “休眠”输入。
此高电平输入将器件置于一个非时间关键
异步“休眠”状态与数据的完整性保护。在正常操作期间，该引脚
可以连接到Vss或悬空。
CEN
87
ZZ
64
DQ
s
58,59,62,63,68,
I / O-
双向数据I / O线。
作为输入，它们馈入一个片上的数据寄存器
69,72,73,8,9 ，同步是受CLK的上升沿触发。为输出，他们提供的数据
12,13,18,19,22,
期间的时钟信号的上升包含在由地址指定的存储器位置
23
读周期。销的方向由OE和内部控制的控制
逻辑。当OE为低电平时，引脚可以表现为输出。当高，
DQ
s
和DQP
[A ： B]
被放置在一个三态条件。输出是automat-
写过程的数据部分期间ically三态，在第一
时钟从取消选择状态出现时，当设备被取消，
不管OE的状态。
74,24
31
I / O-
双向数据奇偶校验I / O线。
在功能上，这些信号是相同的
同步DQ
s
。在写序列， DQP
[A ： B]
通过控制体重
x
水涨船高。
输入
表带针
模式输入。选择设备的脉冲串顺序。
当连接到GND选择线性突发序列。当连接到V
DD
或悬空
选择交错突发序列。
电源为I / O电路。
地面的装置。
DQP
[A ： B]
模式
V
DD
V
DDQ
V
SS
15,41,65,91
4,11,20,27,54,
61,70,77
5,10,17,21,26,
40,55,60,67,71,
76,90
电源
电源输入到该装置的核心。
I / O电源
供应
地
文件编号： 38-05212牧师* B
第13 3
CY7C1353F
引脚德网络nitions
（ 100引脚TQFP封装） （待续）
名字
NC
TQFP
1,2,3,6,7,14,16,
25,28,29,30,38,
39,42,43,51,52,
53,56,57,66,75,
78,79,83,84,95,
96
I / O
–
描述
未连接。
内部没有连接到芯片。
9M ， 18M ， 36M和72M的地址扩展引脚和内部不
连接到所述管芯。
功能概述
该CY7C1353F是一个同步流过一阵SRAM
专门设计的过程中，消除等待状态
写 - 读过渡。所有同步输入通过
输入寄存器的时钟的上升沿来控制。该
时钟信号是合格的时钟使能输入信号
（ CEN ） 。如果CEN为高电平时，时钟信号不被识别和
所有的内部状态被保持。所有的同步操作
有资格与CEN 。来自时钟最大接入延迟
上升（T
CDV
）为6.5纳秒（ 133 - MHz器件） 。
访问可通过发出三个芯片使启动
（ CE
1
，CE
2
，CE
3
）活性在时钟的上升沿。如果时钟
启用（ CEN ）为低电平有效和ADV / LD为低电平时，
提供给该装置的地址将被锁存。该
访问既可以一个读或写操作，这取决于
写的状态使能（ WE） 。 BW
[A ： B]
可用于
进行字节写操作。
写操作是通过写使能（ WE）资格。所有
写操作被简化片上同步自定时写
电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）简化了深度扩展。
所有操作（读，写，并取消）是流水线。
ADV / LD应驱动至低电平，一旦设备已被
取消选择以加载新的地址的下一个
操作。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
所有的断言活跃， （ 3 ）写使能输入
信号WE为无效高电平，并且4） ADV / LD被断言
低。呈现给地址输入端的地址被锁存
入地址寄存器，并提交给存储器阵列
和控制逻辑。所述控制逻辑确定读
访问过程中，允许所请求的数据，以
传播到输出缓冲器。的数据是内6.5可用
NS （ 133 - MHz器件）提供OE是低电平有效。后的第一次
的读访问时钟，输出缓冲器由控制
OE和内部控制逻辑。 OE必须驱动为低电平的
订购的设备驱动所请求的数据。对
随后的时钟，另一个操作（读/写/取消）
可以启动。当SRAM被取消，在时钟上升沿
通过芯片中的一个使能信号，其输出将是三态
马上。
突发读访问
该CY7C1353F有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
4读取无重新确立的地址输入。 ADV / LD
必须被驱动为低，以装入新的地址进
SRAM中，如上面所述的单读访问部分中描述。
文件编号： 38-05212牧师* B
该数据串计数器的顺序由模式决定的
输入信号。在MODE低输入选择线爆裂
模式中，一个高电平选择一个交错突发序列。两
突发计数器使用A0和A1的突发序列，并将
充分递增，当环绕。在高输入
ADV /劳工处会增加内部突发计数器不管
芯片的状态下使能输入和WE 。 WE被锁在
开始一阵周期。因此，访问类型（读
或写）保持在整个突发序列。
单写访问
写访问时，以下条件为发起
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
是全部置为有效，和（3）的写信号WE
为低电平。出现在地址总线上的地址
被加载到地址寄存器。写信号是
锁存到控制逻辑块。数据线是
自动三态不管OE的状态
输入信号。这允许外部逻辑来呈现数据
在DQS和DQP
[A ： B]
.
在下一个时钟上升提交的DQ和DQP的数据
[A ： B]
（或字节写操作的一个子集，见真值表
详情）输入锁存到设备和写入是
完整的。额外的访问（读/写/取消）即可
启动了这个周期。
在写操作期间写入的数据由控制
BW
[A ： B]
信号。该CY7C1353F提供字节写
这是事实表中描述的能力。断言
写使能输入（ WE）与选定的字节写选择
输入将有选择地写入到只有所需的字节数。不是字节
字节写操作过程中选择将保持不变。一
同步自定时写入机制已经提供
为了简化写入操作。字节写能力有了
包括以大大简化的读/修改/写
序列，其可以减少到简单的字节写操作
系统蒸发散。
由于CY7C1353F是一种常见的I / O设备，数据应
不被驱动到装置，而输出是活动的。该
输出使能（ OE ）之前，可以拉高高
提交数据到DQS和DQP
[A ： B]
输入。这样做会
三态输出驱动器。为安全起见， DQS和
DQP
[A ： B]
该数据在.are自动三态
写周期部分，无论OE的状态。
突发写入访问
该CY7C1353F有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
四个写入操作，而不会重新确立的地址输入。
ADV / LD必须驱动为低电平以加载初始
地址，如单写访问部分描述
以上。当ADV / LD驱动为高电平在随后的时钟
上升，芯片使能（ CE
1
，CE
2
和CE
3
）和WE输入是
忽略，并且该数据串计数器递增。正确的
第13 4
CY7C1353F
BW
[A ： B]
输入必须被驱动的突发写入的每个循环中，
为了写入数据的正确字节。
线性突发地址表（ MODE = GND）
第一次
地址
A1, A0
00
01
10
11
第二
地址
A1, A0
01
10
11
00
第三
地址
A1, A0
10
11
00
01
第四
地址
A1, A0
11
00
01
10
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE
1
，CE
2
和CE
3
，必须保持非活动状态
吨的持续时间
ZZREC
之后， ZZ输入返回低电平。
交错突发地址表（ MODE =
浮动或V
DD
)
第一次
地址
A1, A0
00
01
10
11
第二
地址
A1, A0
01
00
11
10
第三
地址
A1, A0
10
11
00
01
第四
地址
A1, A0
11
10
01
00
ZZ模式电气特性
参数
I
DDZZ
t
ZZS
t
ZZREC
t
ZZI
t
RZZI
描述
贪睡模式，待机电流
设备操作ZZ
ZZ恢复时间
ZZ积极打盹电流
ZZ不活跃，退出当前贪睡
测试条件
ZZ > V
DD
0.2V
ZZ > V
DD
0.2V
ZZ < 0.2V
此参数被采样
此参数被采样
0
2t
CYC
2t
CYC
分钟。
马克斯。
40
2t
CYC
单位
mA
ns
ns
ns
ns
真值表
[2, 3, 4, 5, 6, 7, 8]
手术
取消选择周期
取消选择周期
取消选择周期
CONTINUE DESELECT周期
读周期
（开始爆发）
读周期
（继续爆发）
NOP /假读
（开始爆发）
假读
（继续爆发）
写周期
（开始爆发）
地址
二手
无
无
无
无
外
NEXT
外
NEXT
外
CE
1
H
X
X
X
L
X
L
X
L
CE
2
X
X
L
X
H
X
H
X
H
CE
3
X
H
X
X
L
X
L
X
L
ZZ
L
L
L
L
L
L
L
L
L
ADV / LD
L
L
L
H
L
H
L
H
L
WE
X
X
X
X
H
X
H
X
L
BW
X
OE
X
X
X
X
X
X
X
X
L
X
X
X
X
L
L
H
H
X
CEN
L
L
L
L
L
L
L
L
L
CLK
L- >H
L- >H
L- >H
L- >H
DQ
三态
三态
三态
三态
左旋>H数据输出（Q）的
左旋>H数据输出（Q）的
L- >H
L- >H
三态
三态
左旋>H数据（D）中
注意事项：
2. X = “不在乎。 ”H =逻辑高电平，L =逻辑低电平。 BWX = 0表示的至少一个字节写选有效， BWX =有效意味着所需字节写入
选择断言，见真值表细节。
3.写由BW定义
[A ： B]
和WE 。看到用于读/写真值表。
4.当检测到一个写周期中，所有的I / O的三态，即使在字节写入。
5. DQS和DQP
[A ： B]
引脚由当前周期和所述参考信号的控制。 OE是异步的，并且不采样的时钟。
6. CEN = H ，插入等待状态。
7.设备将开机了取消和I / O的一个三态条件下，无论OE 。
8. OE是异步的，并且不采样与时钟的上升。它是在写周期内屏蔽。在读周期的DQ和DQP
[A ： B]
=三态时，
OE是不活动的，或当装置被取消，和DQS和DQP
[A ： B]
=当OE为活跃的数据。
文件编号： 38-05212牧师* B
第13个5
QQ：2880707522 复制
